一種LRM結構的高速采集設計

陳 勇，張衛清(中國電子科技集團公司第三十八研究所，安徽 合肥 230088)

0 引 言

在線可更換模塊(LRM)結構有著非常明顯的特點和獨特的優勢。在電訊方面其模塊功能獨立化, 在結構方面要求模塊具有尺寸互換性, 連接配合等部分的幾何參數獨立化, 必須能通用、互換或兼容。要滿足該要求, 首先電訊設計上要高度集成化；其次在結構上也一改原來在線可更換模塊(LRU) 的結構形式, 以新的結構模塊及各種模塊技術來使結構設計達到新的水平, 以實現與國外先進的模塊技術同步發展。該結構已在聯合標準化航電系統架構協會(ASAAC)廣泛采用。

1 高速采集簡介

數據采集技術是一種流行且實用的電子技術。它廣泛應用于電子對抗、雷達探測、信號處理、儀器儀表等領域[1]。近年來, 隨著數字化技術的不斷發展, 數據采集技術也呈現出速度更高、通道更多、數據量更大的發展態勢。要設計先進的多通道高速數據采集電路, 必須有效解決高速采集、高速處理和高速數據傳輸三大難題[2]。本文以一個典型的采集電路為例, 介紹電子戰領域中一款高速數據采集電路的設計。

2 硬件設計

這里的八通道高速采集板主要由4片模數轉換器(ADC)(8個通道)、1個高性能現場可編程門陣列(FPGA)、2個多通道光纖模塊和1個二代LRM連接器組成。其功能框圖如圖1所示。

圖1 數字板卡組成框圖

2.1 LRM連接器

LRM連接器被廣泛運用于ASAAC標準的模塊中。具體選用哪款貨架連接器或定制滿足特定要求的連接器，須綜合考慮滿足射頻、光口、控制口等需求。根據系統的特點，本模塊設計方案選用LRM的二代產品：型號LRMS2-A135G2-B72T12-T2，其主要的電氣性能指標如下：

傳輸射頻信號部分，特性阻抗為50 Ω；高速差分數字信號最大傳輸速率6.25 Gbps；單芯額定工作電流1 A，耐電壓100 V；MT光纖盲配接頭部分插入損耗≤1.5 dB。

連接器被分為A、B 2個腔。具體A腔有135芯Φ0.4差分接觸件，2個光纖MT模塊；B腔包含72芯Φ0.4差分接觸件；12芯射頻接觸件RF(F)-12J3506E，適配射頻線纜為Gore CXN3506,內導體直徑為0.5 mm,外導體直徑為2.0 mm。

連接器端接方式為差分接觸件彎式焊接印制板，光纖接觸件甩線，射頻接觸件焊線。其結構圖如圖2所示。

圖2 LRM連接器結構尺寸圖

2.2 高速ADC

高速采集板的核心器件就是高速ADC芯片，這里選擇ADI公司的AD9680。該芯片為二通道1.0 Gsps的ADC，分辨率14 bit，每通道功耗1.65 W，輸入峰峰值1.46 Vp-p到1.94Vp-p，其輸出接口為JESD204B (Subclass 1)協議標準[3]。JESD204B相比較早的LVDS接口有線上速率高、接口線少等優點，極大地簡化了布局布線要求[4]。

2.3 高性能FPGA

高速采集中的FPGA負責ADC數據的接收、比特譯碼和解串降速，運用軟件無線電思想作一定的信號預處理，并把形成的包含信號幅度和相位信息的基帶IQ數據通過高速光纖接口送給處理系統[5]。一般雷達和電子對抗在ADC后需做數字下變頻(DDC)運算，特別是在針對寬帶信號作DDC等處理時，需要大量乘法器資源[6]。根據資源的使用情況，這里選擇XILINX 的第7代28 nm工藝的高性能現場可編程門陣列(FPGA)VC7VX690T-2FFG1927I[7]。其主要資源如表1所示。

表1 FPGA資源列表

2.4 數據傳輸分析

數據傳輸帶寬也是數據采集板的重要指標。特別是寬帶采集系統，其待傳數據量巨大。本模塊最大傳輸數據量估算如下：8(通道)×2(I/Q)×0.5 GHz(采樣率)×16 bits(位寬)×1.25(8B/10B)=160 Gbps。如果使用24個tranceiverip進行傳輸，每個ip核工作的線率需大于6.7 Gbps。板上的2個十二合一高速光模塊實現海量數據傳輸支持。

2.5 孔徑抖動分析

ADC的性能與采樣時鐘質量密切相關。采樣時鐘的抖動會導致AD的信噪比下降。因此設計時鐘電路時要特別注意時鐘信號的完整性，減小時鐘的附加抖動，并盡可能采樣無源電路給ADC供時鐘。受孔徑抖動的影響，最大信噪比公式為：

(1)

如果考慮量化噪聲和抖動，則信噪比為：

(2)

式中：Q=A/2N-1，N為ADC位數；A為常數。

理想信噪比和模擬輸入頻率及抖動的關系如圖3所示。

圖3 理想信噪比和模擬輸入頻率及抖動的關系

2.6 熱仿真分析

考慮高速采集模塊的熱量大且元件數量多及分布式排布使用的特點，采用傳導冷卻散熱，模塊內部產生的熱量均通過模塊兩端的肋片經機架冷板導出。

本高速采集模塊熱控技術要滿足如下要求： 模塊的主要熱控設計對象為多個發熱元件；元器件殼體溫度≯100 ℃；環境溫度≯55 ℃。

本高速采集模塊經專業熱分析軟件熱分析計算表明，安裝冷板的溫度設定為定溫度邊界，溫度為54 ℃，模塊與導冷插箱的接觸熱阻取為0.6 ℃/W時，發熱元件最高溫度為81 ℃，低于各元件允許的工作溫度上限，滿足設計要求。

發熱器件溫度分布云圖如圖4所示。

圖4 發熱器件溫度分布云圖

3 軟件設計

對于數字化接收，目前廣泛采用基于軟件無線電設計思想的數字化接收機技術實現數字正交解調，用于實現解調的電路被稱為DDC，具有數控振蕩器(NCO)及可編程高效數字濾波器，因此在采樣時鐘確定的情況下，可在較寬范圍內實現多種帶寬信號的解調和匹配濾波。基本實現框圖如圖5所示[8]。

圖5 數字I/Q正交解調實現原理框圖

ADC采樣后的中頻數字信號通過JE204B總線協議送給FPGA。FPGA首先需要從高速串行信號中恢復并降為低速的并行ADC數據信號，這樣便于內部處理。然后經過并行寬帶數字下變頻處理，得到包含原始信號幅度和相位信息的基帶IQ信號，再經過光纖送給信號處理系統[9]。并且需要做好定時控制，保證多路ADC之間保持同步處理。FPGA軟件處理流程如圖6所示。

圖6 FPGA軟件處理流程圖

4 指標測試與高速PCB注意事項

4.1 指標測試

ADC在實際運用中，一般最關注信噪比(有效位)這個指標，即便對于同一個ADC芯片，信噪比指標跟采樣率、輸入信號頻率、采樣時鐘的質量等也密切相關。信噪比越高，接收機的瞬時動態范圍就越大。這里ADC工作在最高采樣率1 Gbps，輸入信號最高頻率為950 MHz，測得的信噪比優于52 dB。測試指標對比如表2所示。

表2 測試指標對比

4.2 制電路板(PCB)設計注意事項

高速PCB上的工作頻率已越來越高，如果走線布局處理不當，將會降低信號完整性，導致PCB設計失敗。設計PCB時需要考慮如下準則：從電磁兼容和抗干擾的角度來優化器件的布局；電源走線考慮到電流容量，盡量畫電源平面；高速模擬信號、高速差分信號走線要經過阻抗計算；考慮大功率器件散熱問題；時鐘線、模擬信號線、差分線、JTAG鏈等關鍵走線需重點關注；電源模塊散熱焊盤需打散熱密孔；模擬信號走線附近最好不要有數字信號過孔等。

5 結束語

在目前和不遠的將來，雷達與電子戰裝備工作的瞬時帶寬會越來越寬，特別是在超寬帶合成孔徑雷達(SAR)技術和超寬帶電子戰接收機中，已經對提高采樣率的需求越來越迫切。隨著半導體工藝的不斷發展，高速ADC芯片技術的發展也是日新月異，高速采集的瞬時帶寬及處理能力將會得到進一步提高。本文給出的基于LRM結構的八通道高速采集模塊采用模塊化、標準化設計，可以在一定程度上滿足通用化需求。通過對板卡的實測指標及其在實際裝備上的應用情況可以得出，本模塊的設計是可靠的、有效的。

[1] 沈蘭蓀.高速數據采集系統的原理與應用[M].北京:人民郵電出版社,1995.

[2] 楊勝華.基于FPGA的1GHz高速采樣處理平臺設計[J].電訊技術,2007,47(6):163-166.

[3] JOHNSON H，GRAHAM M.高速數字設計[M].沈立,朱來文,陳宏偉，等譯.北京:電子工業出版社,2006.

[4] 周潤景,袁偉亭.Cadence高速電路板設計與仿真[M].北京:電子工業出版社,2006.

[5] 洪萌,耿相銘.基于FPGA高速并行采樣技術的研究[J].現代電子技術,2011,34(5):91-95.

[6] 田耘,徐文波.XilinxFPGA開發實用教程[M].北京:清華大學出版社,2008.

[7] 褚振勇，翁木云.FPGA設計及應用[M].西安：西安電子科技大學出版社,2002.

[8] 呂影影,徐強,催志強.一種基于多項濾波的高速信號處理算法[J].雷達科學與技術,2014,12(2):161-165.

[9] 吳兵,張飛,伍小保.寬帶數字波形產生中的廣義多項濾波[J].雷達科學與技術,2016,14(4):376-400.