基于FPGA的數(shù)字多波束算法實(shí)現(xiàn)

廉丹

【摘 要】本文介紹了數(shù)字多波束算法的基本理論及某雷達(dá)信號(hào)處理系統(tǒng)數(shù)字波束算法的FPGA設(shè)計(jì)實(shí)現(xiàn)，主要完成了接收通道的幅相校準(zhǔn)功能、波束合成功能、副瓣相消功能和干擾分析功能。

【關(guān)鍵詞】信號(hào)處理；數(shù)字多波束算法；FPGA

【中圖分類(lèi)號(hào)】TN821.91 【文獻(xiàn)標(biāo)識(shí)碼】A

【文章編號(hào)】2095-3089（2018）15-0017-02

引言

實(shí)現(xiàn)某雷達(dá)信號(hào)處理系統(tǒng)中數(shù)字波束合成，將接收通信插件送來(lái)的36路回波信號(hào)通過(guò)接收通道幅相校準(zhǔn)和數(shù)字波束合成處理，最終輸出16路獨(dú)立的數(shù)字波束合成數(shù)據(jù)（和波束8路、差波束8路）。

一、數(shù)字多波束算法（DBF）

信號(hào)處理系統(tǒng)應(yīng)用數(shù)字多波束（DBF）合成技術(shù)對(duì)陣列天線接收到的信號(hào)進(jìn)行處理，能夠極大的提高雷達(dá)系統(tǒng)的抗干擾能力是新一代雷達(dá)提高目標(biāo)檢測(cè)能力的關(guān)鍵技術(shù)之一。

本文設(shè)計(jì)的數(shù)字波束合成插件將接收通信插件送來(lái)的36路回波信號(hào)進(jìn)行幅相校準(zhǔn)和數(shù)據(jù)合成處理，最終輸出16路獨(dú)立的DBF合成數(shù)據(jù)。主要實(shí)現(xiàn)了接收通道的幅相校正功能、波束合成功能、副瓣相消功能和干擾分析功能。

36路零中頻矢量信號(hào)經(jīng)數(shù)字下變頻插件幅相校準(zhǔn)后形成基帶信號(hào)，將此基帶信號(hào)按一定的方式加權(quán)合并（固定權(quán)值），可以得到8路獨(dú)立的和波束與差波束。對(duì)36路回波信號(hào)經(jīng)處理后的12路信號(hào)矢量輸入變?yōu)閺?fù)加權(quán)矢量為：

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其中：θn為第n個(gè)波束指向，d1為天線單元之間的間距，anm為降低副瓣電平的幅度加權(quán)系數(shù)。

計(jì)算回波信號(hào)矢量和復(fù)加權(quán)矢量的內(nèi)積，即每個(gè)信號(hào)與權(quán)值相乘后的求和輸出，即可得8個(gè)獨(dú)立的和波束：將復(fù)加權(quán)矢量W變形為W1：每個(gè)信號(hào)與W1相乘后的求和輸出，即得8個(gè)獨(dú)立的差波束。

二、DBF算法的FPGA實(shí)現(xiàn)方案

按照設(shè)計(jì)要求，編輯16位輸入及32位輸出復(fù)數(shù)乘法器。該復(fù)數(shù)乘法器是通過(guò)4個(gè)普通的乘法器與1個(gè)加法器及1個(gè)減法器的相互組合實(shí)現(xiàn)的，這也是按照復(fù)數(shù)相乘的原理來(lái)詮釋的，即（a+bj）*（c+dj）=（ac-bd）+（ad+bc）j。

通過(guò)上述復(fù)數(shù)乘法器對(duì)接收到的12組I、Q數(shù)據(jù)與權(quán)值中的1行數(shù)據(jù)進(jìn)行運(yùn)算，將運(yùn)算結(jié)果送到下1個(gè)模塊進(jìn)行累加及截?cái)啵ㄗ罱K輸出模塊）操作，即可得到1路和數(shù)據(jù)。然后W的其他各行數(shù)據(jù)與I、Q進(jìn)行運(yùn)算就可以得到其他7路和數(shù)據(jù)；同理，可得8路差數(shù)據(jù)。

最終輸出模塊包括1個(gè)由計(jì)數(shù)器控制的累加器及1個(gè)截?cái)喑绦?，按操作要求?duì)每12個(gè)上級(jí)輸入結(jié)果進(jìn)行累加然后輸出，送到插件的截?cái)喑绦?。由?6位輸入I、Q數(shù)據(jù)經(jīng)過(guò)復(fù)數(shù)乘法器后的輸出會(huì)擴(kuò)大到32位，經(jīng)過(guò)累加器會(huì)損失溢出的進(jìn)位，精度將會(huì)降低。由于DBF的輸出結(jié)果傳輸?shù)较?級(jí)脈沖壓縮要求為16位數(shù)據(jù)，且權(quán)值W或W1均為小數(shù)，在FPGA中為便于計(jì)算，對(duì)通過(guò)第1步復(fù)數(shù)乘法器時(shí)的16位權(quán)值進(jìn)行擴(kuò)大，即移位后的結(jié)果，最后的截?cái)喑绦蚓拖喈?dāng)于去掉小數(shù)部分了，截?cái)嗪?6位相當(dāng)于還原真實(shí)結(jié)果。

三、截?cái)嗄K的FPGA編程如下：

四、結(jié)束語(yǔ)

通過(guò)對(duì)DBF算法的整體模塊進(jìn)行測(cè)試仿真，編輯測(cè)試激勵(lì)，可對(duì)整個(gè)程序流程的算法精度進(jìn)行估算。

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參考文獻(xiàn)

[1]胡光銳，徐昌慶.信號(hào)與系統(tǒng).上海交通大學(xué)出版社，2013.

[2]丁鷺飛，陳建春.雷達(dá)原理.電子工業(yè)出版社，2009.