嵌入式系統中FPGA編程探討

羅艷芳， 何莉

(武昌職業學院，武漢 430202)

0 引言

近年來，電子技術特別是計算機軟硬件技術以及大規模集成電路的不斷發展，人們對電子設備特別是數字系統要求不斷提高，具體要求表現在[1-2]：系統需要更高的速度及穩定性、更加周密的安全性，且系統要滿足開發周期短、產品成本低、功能齊全等功能。然而單獨使用微控制器或專用的集成電路無法滿足這些功能需求，可編輯邏輯器件(PLD)研制時間短、可進行定義、編譯與修改，使得硬件設計更加靈活。FPGA[3-5](Field Programmable Gate Array，可編程門陣列)由1985年Xilinx公司推出的一種新型高密度PLD。其既滿足陣列型PLD器件的優點，由于其結構與掩膜門編程門陳列，具有更高的集成度和更強的邏輯實現能力，更加靈活的設計能力。

嵌入式系統[6]，一種以應用為中心、以計算機技術為基礎、軟硬件可裁剪的系統，可滿足系統對專用計算機系統功能、可靠性、成本以及體積等要求。嵌入式系統屬于一個面向應用的、技術密集型的行業。關于嵌入式的發展，首先經歷了以ASIC為基礎的時期，其成本低，但其設計周期長、投入費用高、風險大。而后以FPGA為核心的嵌入式系統設計周期短、功能更加靈活，且目前性能價格比以媲美ASIC，目前在嵌入式系統地位越來越重要[7-9]。本文主要針對嵌入式系統中FPGA編程進行探討。

2 基于FPGA的嵌入式系統概述

2.1 工作原理

基于FPGA的嵌入式系統滿足：信號處理能力強、樣機開發周期短、仿真復雜系統更加快速和方便，并可以根據用戶需求進行系統升級與修改。目前基于FPGA的嵌入式系統已成為制造業的核心，并在工業信息、家電、通信等領域應用廣泛。基于FPGA嵌入式系統設計屬于一個可編程片上系統設計，包括：有單個芯片完成整個系統的邏輯功能；設計靈活、可裁剪、可擴充和升級等。基于FPGA的嵌入式系統設計具有如下特征：至少含有一個或多個嵌入式處理器IP Core，且IP Core可靈活選擇；含有片內的高速RAM資源；片上可編輯邏輯資源量豐富；處理器調試接口及FPGA編程接口要滿足互換性；單芯片、低功耗以及微封裝等。基于FPGA的嵌入式系統示意圖，如圖1所示。

圖1 基于FPGA額嵌入式系統結構示意圖

2.2 性能分析

為完成各種領域的復雜算法，需要信號處理引擎性能更強。FPGA基于并行運算方式，極大提高了信號的處理能力，可編程的靈活結構極大降低了設計的風險。面對不斷變化及更新的標準與協議，可以通過多種移植設計方式實現。利用FPGA進行DSP處理的主要機制與指令集結構的信號處理器存在很大差別，利用FPGA進行DSP處理實際上是一種硬件實現的數字信號處理方式。相對于指令集結構的通用DSP，其處理更快。基于FPGA的并行處理方式，使得FPGA成為多引擎乘法累加器，完全并行性極大增加數據流量。基于器件內的DSP資源，包括查找表結構、基于組合邏輯和串行的移位寄存器等，極大DSP處理器性能。如圖2所示。

圖2 乘法累加器驅動濾波器示意圖

為一種乘法累加驅動的濾波器，實際上，其是一個簡化的DSP處理器，其中N個抽頭的計算必須在采樣周期內進行。

3 嵌入式系統中FPGA編程方案及設計實現

本文主要基于一種邊界掃描接口的可編程邏輯器件系統進行嵌入式系統FPGA編程探討。軟件開發平臺為VerilogHDL，一種形式化方法描述數字電路及系統的語言平臺。

3.1 系統原理分析

如圖3所示。

圖3 邊界掃描單元在系統框架圖

邊界掃描單元的系統框架圖，測試向量經掃描輸入端口掃描進入邊界掃描寄存器，所采用的模型，如圖4所示。

測試激勵通過并行方向進行施加。電路響應通過內部邏輯以及邊界掃描寄存器進行并行抓取，并通過掃描輸出端輸出。其中，TCK為測試時鐘管腳，TMS為測試模式管腳，TDI為串行數據輸入管腳，TDO為串行數據輸出管腳，TRST為測試復位管腳，TAP控制器則是指全部測試控制邏輯，主要根據輸入的測試控制信號而產生一組對數據寄存器及指令寄存器控制信號。

邊界掃描單位的具體工作過程為：測試數據通過JTAG主級器件，基于串行方式，經TDI端口輸入到邊界掃描寄存器，并經TMS端口，發送測試控制指令，作用TAP控制器，完成測試數據加載及響應數據采集。掃描過程中依次存在捕獲、移位以及刷新(update)。

圖4 邊界掃描寄存器結構圖

其中，邊界掃描寄存器具有移位級和更新級，其中更新級鎖存器主要是避免掃描工作期間，數據位移通過移位寄存器發生器件輸出管腳值發生變化。移位寄存器通過串接進行并行鏈接，從而實現觀察及控制位于每個輸入及輸出管腳的信號值。串聯的BSC在測試數據的輸入管腳(TDI)和輸出管腳(TDO)建立一個掃描通道，正常操作時，輸入信號與輸入信號可經數據輸入(SIGNAL_IN)到數據輸出(SIGNAL_OUT)，自由通過BSC。

3.2 嵌入式系統FPGA編程方案及設計實現

(1)JATG主級器件

根據IEEE_1149.1標準，需要對JTAG行為進行描述，具體操作包括：解析輸入的RSVF文件，并進行指令判斷，依照指令需求，經TCK及TMS作用TAP控制器完成跳轉；經TDI端口輸送數據；同時接受TDO端口數據，并與參考測試響應比較，判斷操作是否正確；最終依照指令要求進行TAP控制器返回到指定狀態。具體流程圖，如圖5所示。

圖5 JATG主級器件操作流程

圖5中，RSTATE指令的數據主要存放在state_value寄存器中。假定state_value=0x00，則主級控制器的TMS持續為零，持續5個TCK時鐘周期數目，每操作一次，tck_times量減少1，直到tck_time為0，然后停止操作，所得的結果如圖6所示。

圖6 RSTATE(00&01)指令操作

如果state_value=0x01，首先確保主級控制器迫使TAP控制器進入TLR狀態，隨后設置TMS為低，TAP控制器進入RT1狀態，一個TCK時鐘周期后，TAP控制器就會進入RTI狀態。

RENDIR指令主要用于設置RSIR命令執行后，TAP控制器停止。在具體設計時，將RENDIR指令數據存入endir_state寄存器中，每次執行該命令都會根據輸入數據更新寄存器的數據。RENDDR指令則用于設定RSDR和RSDRTDO命令，TAP控制器停留的狀態，其數據存儲在enddr_state寄存器。REPEAT指令則用于定義在判定配置失敗前，配置可以重復的次數。其數據存儲在repeat_times寄存器。如果操作有誤，則該寄存器數據減一，直至寄存器數據為零，則指示系統失敗，終止所有操作。

(2)JTAG邏輯設計

在進行JTAG邏輯設計時，需要知道掃描邏輯結構的模塊組成為16位狀態機的TAP控制器模塊和多個串行數據寄存器所組成的數據掃描模塊。指令寄存器及數據寄存器都應獨立于移位寄存器的數據流路徑，且路徑與TDI和TDO并行連接。

在進行JTAG邏輯設計時需要注意，TAP控制器、指令掃描以及數據掃描模塊均含有專門的測試邏輯。相關測試訪問端口信號動作如下：

TMS為TAP控制器的模式選擇控制信號，采集時間為TCK時鐘上升沿。為確保TAP控制器狀態機處于固定的初始狀態，在TMS無外加驅動時，使TMS等效加載邏輯“1”的操作。如果TD1端口無外加驅動時，應使TD1等效加載邏輯“1”的操作，主要通過設置上拉電阻實現。當測試系統開路，TD1缺省值會被移入測試邏輯，當這條全“1”指令被移入指令寄存器時，會選擇BYPASS寄存器，并將其與TD1和TD0之間串接。

TRST是低電平有效的JTAG異步復位端口，當該信號低電平時芯片進入正常工作狀態，JTAG測邏輯無效；測試邏輯操作時該端口應保持高電平。JTAG邏輯還具有同步復位功能(連續五個TMS高電平的TCK上升沿，TAP控制器即進入TLR狀態)。兩者可以配合使用。

與TAP控制器相關的設計：

TAP控制器是一個同步FSM，它響應TMS和TCK信號的變化，控制電路操作的序列。TAP狀態的轉換取決于TCK上升沿時TMS值。在TAP控制器進入SHIIFT-IR狀態后，下一個TCK上升沿指令開始移入器件，指令位的移入順序是從指令最低位(LSB)依次開始移入TDI端口，然后依次在TCK上升沿移入TDI端口。而在移入指令的最后1位數據位時，還要設置TMS為高電平，下一個有效TCK上升沿到來時，指令MSB數據位的移入與TAP進入EXIT-IR狀態這兩個操作同時執行。TAP控制器狀態機共有16個狀態，采用三段式描述，具體實現代碼如下：

//第一進程，同步時序always模塊

always@(pose TCK or negedge TRST)//異步復位

if(!TRST)

CURRENT_STATE<=TEST_LOGIC_RESET;//TLR狀態

Else

CURRENT_STATE<=TEST_LOGIC_RESET; //非阻塞賦值

//第二進程，組合邏輯always模塊

always@(CURRENT_STATE or TMS) //電平觸發

begin

case(CURRENT_STATE)

TEST_LOGIC_RESET:

begin

if(TMS==1)

NEXT_STATE = TEST_LOGIC_RESET; //阻塞賦值

else

NEXT_STATE = RUN_TEST_IDLE;

end

……

endcase

end

//第三個進程，同步時序 always 模塊，描述次態寄存器輸出

always@(negedge TCK or negedge TRST)

if(!TRST)

TLR_reset <= 1'b0;

else

if(CURRENT_STATE==TEST_LOGIC_RESET)

TLR_reset <= 1'b0;

else

TLR_reset <= 1'b1;

4 總結

近年來，可編輯邏輯器件的工藝在不斷進步，開發工業也在日漸增強，FPGA作為一種新型高密度PLD。其既滿足陣列型PLD器件的優點，由于其結構與掩膜門編程門陳列，具有更高的集成度和更強的邏輯實現能力。本文主要介紹了嵌入式系統中FPGA的工作原理，并在此基礎上，探討了一種嵌入式系統中FPGA編程——邊界掃描掃描接口的可編程邏輯器件系統，主要基于其編程方案與設計實現進行分析。