2-1MASH多位Sigma-Delta轉換器設計

陳鑫磊，辛曉寧，黃鑫

（沈陽工業大學信息科學與工程學院，遼寧沈陽110870）

隨著CMOS工藝的發展，數字電路在面積、功耗、速度上的優勢得以體現，模數轉換器作為將模擬信號轉換為數字碼的設備應用范圍不斷拓寬。同時由于MOS晶體管固有的小增益以及電源電壓的降低，都使得高精度模擬電路的設計變得更加困難。不同于其他類型的轉換器，Sigma-Delta型轉換器大量使用廉價、快速、低功耗的數字電路，在分辨率相同的前提下對模擬部分的要求低，符合CMOS技術的發展方向[1]。

傳統的一位量化Sigma-Delta轉換器，過采樣率一般要達到信號帶寬的上百倍[2]。雖然精度高線性度好，但是轉換速度極慢，僅適用于低速高精度的場合。通過增加量化器位數使用較低的過采樣率完成轉換，可以大幅提高轉換速度，將Sigma-Delta型轉換器的應用范圍進一步擴展。但是采用多位量化技術后，反饋回路中的DAC也必須采用多位結構。由于器件制造過程失配不可避免，使用溫度碼控制的DAC，由于在輸出固定的情況下使用單元也固定，將引入較大非線性，極大的限制了多位量化轉換器的性能。通過在DAC控制邏輯中應用數據權重平均算法，使得DAC的各單元在一定時間內被使用的概率相同，是解決該問題的有效方法。

1 調制器建模仿真

Sigma-Delta轉換器中關鍵技術是過采樣技術以及噪聲整形技術，這就要求采樣率遠高于信號帶寬，在設計過程中直接使用Hspice對晶體管級網表進行仿真速度較慢，給電路設計帶來困難。為了提高設計效率，使用Matlab對影響調制器性能的關鍵參數進行建模仿真非常重要。

1.1 調制器結構的確定

采用單環結構實現高階調制器存在穩定性問題[3]，而MASH結構各級調制器階數均小于等于二，本身是穩定的。每一級調制器輸入為上一級調制器的量化誤差，通過對各級調制器的輸出進行運算可以抵消前級引入的量化噪聲，僅保留經過高階整形的最后一級量化器引入的量化噪聲，從而實現高階噪聲整形的效果[4-5]。調制器結構如圖1所示。

圖1 MASH調制器結構

考慮到一階調制器噪聲泄露較大，選擇二階調制器作為第一級比較適宜，第二級為一階調制器，對第一級的量化誤差進行轉換。假設第一級量化器的增益為k，量化器的量化誤差為e1，第一級二階調制的輸出可以表示為式（1）：

當系數滿足式（2）的要求時信號通道為輸入的延遲，噪聲通道為高通濾波。

將式（2）帶入式（1），可以得出第一級調制器的傳遞函數如式（3）所示：

第二級采用一階調制器結構，輸入是第一級調制器中第二階積分器輸出的β倍用x2表示，與第一級調制輸出y1和量化誤差e1之間的關系如式（4）所示：

第二級調制器的量化誤差用e2表示，調制器的傳遞函數為式（5）：

通過選擇合適的參數將第一級的量化噪聲e1抵消。調制器總輸出如式（6）所示：

1.2 建模仿真

調制器采樣率選擇500 kHz，使用2-1級聯結構保證整體的穩定性，考慮到電路的復雜程度量化器位數選擇三位，過采樣率選擇32倍。根據上一節的分析結果，系數g2’取2其他系數取1。為了更準確的反映調制器性能，在建模過程中對電路的非理想因素進行了考慮，包括開關熱噪聲、DAC單元失配、運放噪聲以及第一級積分器中運算放大器的有限增益[6-7]。

根據之前的分析可以看出2-1MASH結構調制器的第一級是一個獨立的二階調制器，其輸出的功率譜如圖2（a）所示，經過誤差消除邏輯處理后調制器整體輸出的功率譜如圖2（b）所示，通過比較可以看出MASH結構可以實現更高階數的噪聲整形，有效提高轉換器精度。

2 調制器電路實現

調制器使用開關電容電路實現，采用全差分設計，調制器主要由積分器、量化器、反饋DAC組成。積分器的主要部分是全差分運算放大器，量化器部分對結構進行說明，DAC部分介紹DWA算法的實現。

圖2 調制器仿真結果

2.1 全差分運算放大器的設計

全差分運算放大器采用折疊共源共柵結構，輸出擺幅大穩定性好[8-9]。調制器本身具有噪聲整形能力，隨著階數的增加，對模擬電路性能的要求逐級降低，第一級積分器是影響調制器性能的關鍵因素。為提高整體性能，同時降低功耗，僅對第一級積分器使用了增益提升技術。增益提升技術的基本原理是在支路中加入輔助放大器，利用負反饋使支路中晶體管的源端電壓保持不變，這樣就保證了支路中的電流不跟隨輸出電壓變化，提高了支路的輸出阻抗從而實現了放大倍數的提升。增益提升型折疊共源共柵放大器結構如圖3所示。

共模反饋采用開關電容電路實現，根據電荷守恒可以得出共模反饋電路的輸入輸出關系如公式（7）所示。

圖3 增益提升技術

采用增益提升技術后，運算放大器直流增益達到83.6 dB，單位增益帶寬14.04 MHz，相位穩定裕度75.5°，仿真結果如圖4所示。

圖4 增益提升運算放大器仿真結果

2.2 量化器的設計

三位量化器采用Flash結構，動態比較器由預防大器與鎖存器構成。采用半均勻量化技術，在輸入信號動態范圍的主要部分上進一步降低了量化器引入的量化噪聲。量化器需要對差分信號進行轉換，一種方法是使用兩個單端ADC對差分信號分別進行轉換，轉換結束后通過數字運算得到最后結果，該結構不需要電容，具有面積較小的優點[10]。但是每一個量化器中的比較器數量翻倍功耗較大，同時需要額外的運算電路可能帶來新的時序問題。應用范圍更廣的是開關電容結構，該結構使用開關電容電平平移電路實現對差分信號的轉換[11]，量化器結構如圖5所示。

圖5 三位量化器

2.3 DWA算法的實現

反饋回路中的多位DAC通過開關電容陣列實現，使用溫度碼作為控制信號，由于輸入輸出關系固定，由于單元間的不匹配將會引入較大的非線性誤差，DWA算法的主要思想就是使一定時間內，各單元被使用的概率平均[12]。DWA算法通過累加以及移位實現，量化器的輸出與上一次的值進行累加，結果作為指針使用[13]，用于確定起始單元。輸出連續為1時，DWA模塊仿真結果如圖6所示。通過仿真結果可以看出，在DAC連續輸出1時各個單元將被輪流使用，而不是單純使用一個單元，實現了預期的功能。

圖6 DWA電路仿真結果

電路的其他部分還包括時鐘及偏置產生電路，提取模擬部分網表使用Hspice進行仿真，對結果進行計算分析功率譜如圖7所示。

圖7 調制器電路仿真結果

根據仿真結果可以看出調制器至少可以提供87 dB的信噪比，無噪聲位可以達到14.16位。

3 數字電路設計及混合仿真

數字電路部分，除誤差消除電路外還包括抽取濾波器及校準算法電路。抽取濾波器采用4階CIC濾波器實現，通過將校準轉化為多周期計算，在狀態機的控制下實現運算單元復用，減小了電路面積與功耗。模擬部分提取晶體管級網表，數字電路使用Verilog描述，混仿使用ADMS軟件進行。電路首先完成零電平校準，參考電壓1.2 V將600 mV校準為滿量程，這時差分輸入范圍±600 mV，數字輸出14為。對輸入為300 mV的情況進行仿真結果如圖8所示。

圖8 混仿結果

電路解除復位450微秒后電路建立穩定的輸出，仿真結果第一行為校準后的16位數據，穩定在16381±1。第二行為截取高14位后的結果，穩定在4095，與計算結果吻合。為進一步驗證轉換器性能，對變化量為180微伏的臺階波進行轉換，數據穩定后將得到的結果帶入式（8），可計算出對應的模擬量范圍。

計算結果如表1所示，考慮到輸入電壓與校準后量化級中心值之間的差，最低有效位有一位的變化，校準結果可靠。

為了驗證轉換器性能，除對轉換精度進行驗證外，還需要對轉換器的線性進行驗證，對于奈奎斯特率轉換器，輸入輸出是一一對應的，對應關系的準確性可由積分非線性與微分非線性表述[14-15]。對于過采樣轉換器，由于數據不僅與當前的模擬輸入有關，還與之前一段時間內的模擬輸入有關。通過之前的仿真，可以看出在較長時間后輸出才能穩定，受限于硬件的計算能力驗證其積分非線性將非常困難，這里對11個點進行了驗證，驗證結果如表2所示。

表1 轉換精度驗證

表2 轉換器線性驗證

仿真結果滿足14位轉換器的要求，對于16位輸出，由于在輸入信號幅度較大時積分器性能已經下降，同時使用半均勻量化技術的量化器，引入的量化誤差也有所增加，性能有所降低是合理的，轉換器整體可保證14位輸出結果的線性，驗證了DWA[16]算法的效果滿足設計要求。

4 結論

通過采用MASH結構及多位量化技術，在過采樣率為32的前提下，無噪聲位達到14.16位，電源電壓3.3 V時工作電流小于600 μA，與傳統一位量化轉換器相比，轉換速度大幅提高。通過數模混合仿真，整體性能到達14位無噪聲位，DWA算法有效減小了失配對調制器整體性能的影響。