一種多進制LDPC編譯碼器硬件的實現(xiàn)方法

張亞林，樹玉泉，張金濤，魏海濤，張萬玉

(1.衛(wèi)星導航系統(tǒng)與裝備技術國家重點實驗室， 河北 石家莊 050081;2.河北省衛(wèi)星導航技術與裝備工程技術研究中心，河北 石家莊 050081；3.中國電子科技集團公司第五十四研究所，河北 石家莊 050081；4.陸軍北京軍代局駐石家莊地區(qū)軍代室，河北 石家莊050081)

一種多進制LDPC編譯碼器硬件的實現(xiàn)方法

張亞林1，2,3，樹玉泉1，2,3，張金濤1，2，3，魏海濤1，2,3，張萬玉4

(1.衛(wèi)星導航系統(tǒng)與裝備技術國家重點實驗室， 河北 石家莊 050081;2.河北省衛(wèi)星導航技術與裝備工程技術研究中心，河北 石家莊 050081；3.中國電子科技集團公司第五十四研究所，河北 石家莊 050081；4.陸軍北京軍代局駐石家莊地區(qū)軍代室，河北 石家莊050081)

多進制LDPC碼比二進制LDPC碼性能更加優(yōu)異，但編譯碼算法較為復雜，近幾年針對復雜的校驗節(jié)點的更新計算多位學者提出了多種改進算法。提出基于查表法實現(xiàn)直接編碼算法，以TMM譯碼算法為基礎，對其譯碼性能進行Matlab仿真驗證，基于硬件實現(xiàn)提出多個關鍵模塊的優(yōu)化設計方案，最終實現(xiàn)的編譯碼器資源消耗小、吞吐量大。應用結果表明,該方法實現(xiàn)的編譯碼器性能與仿真結果一致,設計方案正確、可行。

多進制低密度奇偶校驗；查表法；TMM譯碼算法；現(xiàn)場可編程門陣列

0 引言

LDPC(低密度奇偶校驗)碼是由Gallager在1962年首次提出來[1]，但由于當時硬件條件限制，一直被忽略，直到1996年MacKay和Neal對它進行重新研究，發(fā)現(xiàn)其具有逼近香濃限的優(yōu)異性能[2]，才重新被人們認識。隨后，Davey和MacKay又將二進制LDPC碼擴展到多進制LDPC碼[3]。研究表明LDPC碼在碼長較長時，譯碼性能優(yōu)于Turbo碼[4-5]；多進制LDPC碼在糾錯能力[6-7]、對高速傳輸系統(tǒng)的適應性[8-10]方面優(yōu)于二進制LDPC碼。

目前針對多進制LDPC編碼的算法主要有直接編碼算法、近似下三角編碼算法和準循環(huán)RA結構編碼算法。直接編碼算法原理簡單，計算復雜度較高，但對校驗矩陣無要求；近似下三角編碼算法，也叫做RU編碼算法，該算法要求校驗矩陣具有下三角或可化簡為下三角構造，算法復雜度有所減小，但該種結構的碼在性能上會有損失[11]；準循環(huán)RA結構編碼算法利用校驗矩陣的準循環(huán)結構，進行迭代計算，該算法計算復雜度進一步降低，但要求校驗矩陣具有準循環(huán)結構[12]。

多進制LDPC譯碼算法復雜度高，大量計算集中在校驗節(jié)點的更新，因此目前針對多進制LDPC譯碼算法的改進主要在校驗節(jié)點更新算法的簡化上。最初Davey和MacKay提出概率域和積譯碼算法(QSPA)，該算法運算量太大，硬件無法實現(xiàn)；Henk Wymccrsch等人提出對數(shù)域和積譯碼算法(log-SPA)[13]，該算法計算量大幅降低，但硬件仍難以實現(xiàn)；Barnault和Declercq提出了快速傅里葉變換和積算法(FFT-SPA)[14]，該算法利用FFT及IFFT計算校驗節(jié)點更新中的卷積運算，計算量進一步簡化；2007年擴展最小和算法(Extended Min-Sum)被提出[15]，它對和積譯碼算法(log-SPA)做了近似，使得校驗節(jié)點的更新只有比較和加法的運算，計算量進一步降低；最大最小算法(Min-Max)[16]在擴展最小和算法的基礎上做了進一步改進，將加法運算用比較計算最大置信度代替，避免了加法運算帶來的數(shù)據(jù)位擴展問題，運算量進一步降低；T-EMS(Trellis EMS)算法[17]在擴展最小和(EMS)的基礎上額外引入一列最高置信度信息，從而避免了EMS算法和Min-Max算法中前向后向迭代計算，增加了并行度，增大了吞吐速率；TMM(Trellis Min-Max)算法[18-19]進一步簡化了T-EMS算法，該算法在計算校驗節(jié)點時只用到了2個最大置信度信息，并且在配置集計算上使用比較最大值代替了加法運算，同時并不會帶來譯碼性能的損失。

本文所述多進制LDPC碼應用背景校驗矩陣為64進制、維度為44×88的普通稀疏矩陣，并不具有下三角或準循環(huán)結構，因此編碼算法采用直接編碼算法，提出一種利用查表法計算伽羅華域乘法運算的方法，有效降低了直接編碼算法的計算復雜度，提高了編碼效率。譯碼算法在TMM的基礎上，對其進行了Matlab仿真驗證，并對硬件實現(xiàn)方法進行了進一步優(yōu)化，提出了多個關鍵模塊的優(yōu)化設計方案，如整體架構設計、交換網絡設計、存儲單元設計、比較最小次小值單元設計等。最后以64進制44×88的校驗矩陣為例進行編譯碼的FPGA實現(xiàn)。本文提出的設計方案有效解決了多進制LDPC譯碼工程實現(xiàn)中資源消耗過大的問題，并在工程實踐中得到驗證。

1 多進制LDPC碼

1.1 直接編碼算法原理

假設校驗矩陣為：

待編碼信息向量為:

x1=x11x12…x1M,

式中，x1i∈GFq,i=1,2…M。

編碼后的信息向量為c=x1x2，其中，

x2=x21x22…x2 N-M,x2i∈GFq,

i=1,2…N-M。

(1)

直接編碼算法即根據(jù)式(1)，由待編碼信息和校驗矩陣直接計算得出冗余位。流程圖如圖1所示。

圖1 直接編碼算法流程

具體步驟如下：① 接收并存儲待編碼的信息；② 將待編碼信息與變換后的校驗矩陣在伽羅華域相乘；③ 乘法運算的結果在伽羅華域相加；④ 與待編碼信息組合輸出編碼后的信息比特。

1.2 TMM譯碼算法原理

多進制LDPC譯碼算法主體步驟類似于二進制LDPC譯碼算法，主要包括初始化、迭代更新和輸出判決。主要區(qū)別在于多進制LDPC譯碼過程中所涉及到的除概率外的計算均在伽羅華域GFq中進行，另外，在迭代更新過程中由于多進制LDPC每個節(jié)點有q個取值的可能，計算復雜度明顯增加。

對于校驗矩陣HM×N為q=2p進制的LDPC譯碼具體包括以下步驟。

1.2.1 初始化

初始化的目的是根據(jù)接收到的信息完成每個信息對應q個取值的概率。對數(shù)操作可將乘除法運算變?yōu)榧訙p法運算，顯著降低計算量。歸一化的目的是使所有的概率取值為非負，為方便后續(xù)計算，此時概率越小表示置信度越高。具體計算公式如下:

1.2.2 迭代更新

迭代更新包括變量節(jié)點更新和校驗節(jié)點更新,根據(jù)初始化信息,通過一定次數(shù)的反復迭代計算,最終使變量節(jié)點真值位置概率最小,具體計算公式如下:

按照m=1,2…M的順序進行更新，在完成M行計算后表示一次迭代更新結束，重新開始下一次迭代更新，在完成設置次數(shù)的迭代更新后，迭代更新步驟完成。

1.2.3 輸出判決

根據(jù)迭代更新步驟計算的變量節(jié)點信息,比較計算最小值所在位置即為譯碼結果,具體計算公式如下:

TMM譯碼算法在計算校驗節(jié)點更新時通過額外引入一列中間變量，使得校驗節(jié)點的更新值在每行最小值、次小值和額外引入的值之間選取，整個計算過程只涉及比較和賦值運算，不涉及數(shù)據(jù)位的擴展，大大簡化了計算量，易于硬件實現(xiàn)。TMM的具體計算步驟如下，假設輸入為Qmn(a)∈N(m)，為便于表示，這里省略了迭代次數(shù)t：

zn=argmina∈GF(q)Qmn(a)?n∈N(m)

ΔQmnjηj=a+zηj=Qmnj(a)，j=1,…dc

ΔRmnj(a)=ΔQ(a)

ΔRmnj(a)=m2(a)

else

ΔRmnj(a)=m1(a)

end

Rmnja+β+zηj=λ·ΔRmnj(a)，a∈GFq

1.3 伽羅華域運算

編譯碼算法中涉及到的關于位置的運算均在伽羅華域GF(q)中進行，伽羅華域元素可以由本原表示和矢量表示，表1為GF(8)域元素表示法對照表。

伽羅華域中的運算與普通域中運算有所不同，加法運算為矢量表示按位異或；乘法運算中本原表示為0的元素與任何元素相乘仍為0，本原表示非0的元素乘法運算為本原元素的冪次模(2p-1)加。

表1 GF(8)域元素表示法對照表

2 仿真驗證

采用Matlab對多進制LDPC直接編碼算法及TMM譯碼算法進行仿真驗證。以GF 64 域校驗矩陣為H44×88的多進制LDPC譯碼為例，該校驗矩陣行重dc=4，列重dv=2，碼長為528 bit。

仿真結果如圖2所示，為便于比較引入同樣為528 bit碼長的二進制LDPC[20]，譯碼采用BP(和積譯碼)算法[21-23]。

圖2 GF(2)與GF(64)LDPC譯碼性能比較

由仿真結果可以看出，多進制LDPC TMM譯碼算法原理正確，比同樣碼長的二進制LDPC性能要好，GF 64 LDPC譯碼性能優(yōu)于GF 2 LDPC約0.3 dB。

3 硬件實現(xiàn)

3.1 直接編碼算法實現(xiàn)

直接編碼算法具體硬件實現(xiàn)整體框圖如圖3所示，包括存儲模塊、校驗矩陣模塊、伽羅華域乘法器、伽羅華域加法器、組合模塊和控制模塊。

圖3 硬件實現(xiàn)整體框圖

存儲模塊用于接收待編碼信息，并在控制模塊的作用下以p比特為單位存儲待編碼信息，將待編碼信息分別發(fā)送至伽羅華域乘法器和組合模塊。

校驗矩陣模塊用于存儲對校驗矩陣進行變換后得到的矩陣：

將變換后的校驗矩陣每一行的值存入一個存儲單元，并在控制模塊的作用下將各個存儲單元中的值發(fā)送至伽羅華域乘法器，所述的校驗矩陣模塊包括M個存儲單元。

伽羅華域乘法器用于每次提取各個存儲單元中相同列數(shù)的一個值，將提取值與待編碼信息在伽羅華域相乘，得到乘法運算的結果輸出至伽羅華域加法器。

伽羅華域加法器用于將乘法運算的結果在伽羅華域采用按位異或的方法相加，將相加的結果輸出至組合模塊。

組合模塊用于在控制模塊的作用下將相加的結果與待編碼信息組合，輸出編碼后的信息。

控制模塊用于控制存儲模塊中輸入數(shù)據(jù)的存儲、校驗矩陣模塊輸入伽羅華域乘法器的數(shù)據(jù)以及編碼信息的輸出。

伽羅華域乘法器采用查表法實現(xiàn)，實現(xiàn)框圖如圖4所示，包括第一查找表、第二查找表、模2p-1加模塊。xm或hmn為0時，乘法運算結果直接置零；xm和hmn不為0時，將xm和hmn分別減1后作為地址輸入第一查找表，第一查找表查找xm和hmn分別減一后的地址所對應的冪次，將查找得到的2個冪次分別輸出至模2p-1加模塊，模2p-1加模塊將2個冪次模2p-1加，將相加的結果作為地址輸出至第二查找表，第二查找表查找相加結果的地址所對應的矢量表示，矢量表示結果即為伽羅華域兩數(shù)相乘的結果，將兩數(shù)相乘的結果輸出。其中，2p表示伽羅華域對應的進制，xm表示第m個待編碼信息，hmn表示校驗矩陣模塊中第m個存儲單元中第n個元素。

圖4 查表法計算伽羅華域乘法實現(xiàn)

3.2 TMM譯碼算法實現(xiàn)

TMM譯碼算法整體實現(xiàn)框圖如圖5所示，主要包括初始化模塊、迭代更新模塊、存儲模塊、輸出判決模塊和迭代控制模塊。

圖5 TMM算法整體實現(xiàn)

初始化模塊用于在迭代控制模塊的作用下接收待譯碼信息，計算所有輸入的待譯碼信息的后驗概率，從所有后驗概率中找到最大的后驗概率，并根據(jù)最大后驗概率初始化待譯碼信息，將初始化后的待譯碼信息輸出至存儲模塊，并將本模塊運行狀態(tài)報告給迭代控制模塊。

迭代更新模塊用于在迭代控制模塊的作用下從存儲模塊中讀取初始化后的待譯碼信息、前一次校驗節(jié)點的迭代更新值和變量節(jié)點的迭代更新值，計算本次校驗節(jié)點及變量節(jié)點的迭代更新值，將更新值存入存儲模塊，并將本模塊運行狀態(tài)報告給迭代控制模塊。

輸出判決模塊用于在迭代控制模塊的作用下從存儲模塊中讀取最后一次變量節(jié)點的迭代更新值，根據(jù)最后一次變量節(jié)點的迭代更新值進行譯碼輸出計算，輸出譯碼后的信息，并將本模塊運行狀態(tài)報告迭代控制模塊。

存儲模塊用于存儲初始化信息、2組變量節(jié)點信息、校驗節(jié)點信息、校驗矩陣信息，接收初始化模塊送入的初始化信息，與迭代更新模塊進行初始化、變量節(jié)點、校驗節(jié)點、校驗矩陣的信息交互，并將最后一次更新的變量節(jié)點信息送入輸出判決模塊。

迭代控制模塊用于接收初始化模塊、迭代更新模塊和輸出判決模塊的運行狀態(tài)，并控制初始化模塊、迭代更新模塊和輸出判決模塊的工作狀態(tài)。

迭代更新模塊是整個譯碼算法中最關鍵的一部分，算法的核心部分都集中在該模塊，具體實現(xiàn)框圖如圖6所示。

圖6 迭代更新模塊實現(xiàn)

該模塊中與概率有關的運算均在普通域中進行，與位置有關的運算均在伽羅華域中進行。

最小值次小值及最小值對應列查找模塊(2 min finder)設計2個基本的比較單元，一個比較單元輸入為2個被比較值及其所對應列，輸出為最小值、次小值及最小值對應的列；另一個比較單元輸入為2組最小值、次小值及最小值對應的列，輸出為最小值、次小值及最小值對應的列。通過這2種比較器的組合可實現(xiàn)任意多個輸入的最小值次小值及最小值對應列信息查找。具體實現(xiàn)框圖如圖7所示。

圖7 最小值次小值及最小值對應列查找實現(xiàn)

圖8 額外列提取計算實現(xiàn)

整個提取過程通過二級比較運算和一級選擇運算實現(xiàn)。第一級比較運算通過3個兩輸入一輸出的最大值比較器實現(xiàn)，隨后輸出至二選一選擇器的一個輸入口，選擇器另一個輸入口輸入固定最大值，以確保在列信息相等時不會被下一級最小值查找單元選中。選擇器通過對應的列信息進行選擇，若對應的列信息相等則輸出最大值，否則輸出2個參與比較的較大的一個，選擇器的輸出送入最小值查找單元。在計算ΔQ(t)α0時，m1α0不經過第一級比較運算直接輸入到最小值查找單元，最小值查找單元找出最小值及其對應的列信息。

4 仿真結果分析

由于多進制LDPC譯碼算法較為復雜，即使采用計算復雜度最小的TMM算法仍要在資源占用和計算延遲方面權衡考慮，本文在硬件實現(xiàn)時大部分計算以一個節(jié)點為最小單位進行串行運算，這樣可以最大化地減小資源消耗。在進行m1(a)、m1col(a)、m2(a)以及ΔQ(a)計算時，必須采用并行方法，以一行對應的非零節(jié)點為單位進行計算。在縮放系數(shù)λ的選擇上，通過仿真計算得出λ=0.8時，迭代收斂速度最快，考慮到硬件實現(xiàn)的方便本文選擇λ=0.75。

本文以GF 64 域校驗矩陣為H44×88的多進制LDPC編譯碼為例，以altera的stratix IV EP4SE530芯片為平臺，對直接編碼算法和TMM譯碼算法進行實現(xiàn)，實現(xiàn)結果編碼器硬件資源占用為：邏輯單元(ALUT)：1 763、寄存器(Registers)：5 173、存儲單元(Block Memory Bits)：10 736。譯碼器硬件資源占用為：邏輯單元(ALUT)：71 111、寄存器(Registers)：46 648、存儲單元(Block Memory Bits)：202 522。

編譯碼器實現(xiàn)后Modelsim仿真結果分別如圖9和圖10所示。編碼器只需要7個時鐘周期即可得出第一個校驗位計算結果，再經過43個系統(tǒng)時鐘周期就可以完成整個編碼運算。譯碼器在10次迭代時只需約2 500個時鐘周期即可完成從數(shù)據(jù)輸入到譯碼輸出的計算。最終實現(xiàn)的編譯碼器在相同激勵作用下運算結果與Matlab仿真計算結果一致，該編譯碼器設計正確可行。

圖9 編碼器Modelsim仿真結果

圖10 譯碼器Modelsim仿真結果

5 結束語

多進制LDPC編碼器采用直接編碼算法,利用查表法實現(xiàn)伽羅華域乘法運算,原理簡單易于實現(xiàn)。譯碼器雖然采用目前計算復雜度最小的TMM算法，但在硬件實現(xiàn)過程中資源消耗仍較大，尤其是隨著進制的增加，每個節(jié)點對應的可能性相應增加，存儲及邏輯資源消耗變大。本文提出的譯碼器整體及內部各個模塊的實現(xiàn)方案在資源消耗及計算延遲之間進行了折中考慮，根據(jù)具體應用需求和硬件平臺資源，可通過增加或減小模塊并行運算在資源消耗和譯碼延遲之間統(tǒng)籌考慮。

多進制LDPC碼以其優(yōu)異的性能受到廣泛關注，但其復雜的譯碼算法嚴重制約了在工程中的應用，本文提出的多進制LDPC編譯碼方案大大降低了對應用平臺的限制，有效拓寬了多進制LDPC的應用場景。

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AHardwareImplementationMethodofEncodingandDecodingNon-binaryLDPCCodes

ZHANG Yalin1,2,3,SHU Yuquan1,2,3,ZHANG Jintao1,2,3,WEI Haitao1,2,3,ZHANG Wanyu4

(1.StateKeyLaboratoryofSatelliteNavigationSystemandEquipmentTechnology,Shijiazhuang050081,China;2.SatelliteNavigationTechnologyandEquipmentEngineeringTechnologyResearchCenterofHebeiProvince,Shijiazhuang050081,China;.The54thResearchInstituteofCETC,Shijiazhuang050081,China; 4.MilitaryRepresentativeOfficeinShijiazhuangDistrict,MIlitaryRepresentativeBureauofArmyinBeijing,Shijiazhuang050081,China)

Non-binary LDPC codes have better performance than binary LDPC codes.And because of the complexity of non-binary LDPC codes encoding and decoding algorithms,several scholars proposed some advanced methods in check node processing.The method of direct encoding algorithm based on the lock-up table is proposed.The performance of TMM decoding algorithm is verified according Matlab simulation.And some major module improved design schemes in the hardware implementation are proposed.The encoder and decoder realized in the paper need less resource and have high throughput.According to the application result,the performance of the encoder and decoder using the method is the same with simulation and the design schemes are correct and feasible.

non-binary LDPC;lock-up table method;TMM decoding algorithm;FPGA

2017-01-19

國家自然科學基金資助項目(91638203)

10.3969/j.issn.1003-3106.2018.01.16

張亞林，樹玉泉，張金濤，等.一種多進制LDPC編譯碼器硬件的實現(xiàn)方法[J].無線電工程,2018,48(1):72-79.[ZHANG Yalin,SHU Yuquan,ZHANG Jintao,et al.A Hardware Implementation Method of Encoding and Decoding Non-binary LDPC Codes[J].Radio Engineering,2018,48(1):72-79.]

TN91

A

1003-3106(2018)01-0072-08

張亞林男，(1985—)，畢業(yè)于通信與測控技術硬件民通信與信息系統(tǒng)專業(yè)，碩士，工程師。主要研究方向：衛(wèi)星導航。

樹玉泉男，(1990—)，碩士，工程師。主要研究方向：衛(wèi)星導航。

張金濤男，(1979—)，碩士，高級工程師。主要研究方向：衛(wèi)星導航。

魏海濤男，(1979—)，碩士，高級工程師。主要研究方向：衛(wèi)星導航。

張萬玉男，(1988—)，工程師。主要研究方向：衛(wèi)星導航。

更正

本刊2017年第47卷第12期第71頁“專題技術與工程應用”欄目中，《數(shù)字下變頻中基于CORDIC算法的NCO設計》一文，“基金項目：國家部委基金資助項目。”更正為“基金項目：國家自然科學基金資助項目(61472136，61772196)；湖南省教育廳科學研究一般項目(15C0103)；湖南省大學生研究性學習和創(chuàng)新性實驗項目(601)。”

本刊編輯部