基于JESD204B協議的多路同步應用

鐘 文，顧 軍，胡瑾賢，李春來

(中國船舶重工集團公司第七二三研究所，江蘇 揚州 225101)

0 引 言

多通道數據同步傳輸是大帶寬電子戰數字波束合成系統研發的關鍵之一。下行采樣通道輸出延遲和數據傳輸技術中傳輸延遲的確定性設計是保持下行數據同步采集、相位差保持穩定的核心技術[1]。2011年JEDEC針對數據轉換器與邏輯器件之間的JESD204協議B版本，此版本將串行鏈路數據率提高到12.5 Gbps，并且使其能夠滿足確定性傳輸延遲的需求。在JESD204B中引入了3個子類[2]。子類0向后兼容JESD204 A標準；子類1引入外部同步參考信號SYSREF，實現確定性延遲；子類2將同頻觸發信號SYNC～作為系統的時序基準。目前JESD204B協議多用于邏輯器件與轉換器之間的數據同步，本文將協議的子類1引入現場可編程門陣列(FPGA)間的多通道數據同步傳輸中，通過與傳統數據同步傳輸方案做對比，詳細分析同步設計的關鍵要點，并對SYNC信號的傳輸進行改進，節約系統走線資源，提高FPGA收發器利用率，最后給出驗證結果。

1 片間JESD204B協議的優勢

對于電子戰數字波束合成系統而言，數據量龐大，所以片間數據一般采用Aurora協議或基于高速串行收發器的自定義協議完成。以Aurora協議為例，典型的片間傳輸框圖如圖1所示。此類傳輸方案存在2個不可避免的缺點。算法模塊(例如數字波束合成)工作在時鐘域CLK_A，該時鐘域一般與模數轉換器(ADC)的接收時鐘域同源，但是Aurora協議工作在時鐘域CLK_B，該時鐘域一般由協議的編碼類型和線速率決定。這造成了算法模塊與Aurora協議間需要采用異步先進先出(FIFO)去進行時鐘域的劃分，異步FIFO帶來的結果就是每次FPGA上電后傳輸延遲的不確定以及群延時的增加。

圖1 典型片間傳輸系統

JESD204B協議的引入可以同時解決上述2個問題。首先JESD204B協議具有提供傳輸鏈路確定性延遲的功能，其次它延遲相對較低。結合ADC與FPGA間JESD204B協議的運用，能夠使得ADC采樣的時鐘域、算法模塊時鐘域、數據傳輸模塊時鐘域完成同源與統一，簡化了FPGA的時鐘域劃分，規避了數據傳輸模塊帶來的延遲不確定性，降低了系統的群延時。系統的同步算法只需要補償硬線帶來的延遲差異即可，從很大程度上減輕了系統同步負擔。基本設計框圖如圖2所示。

圖2 基于JESD204協議的同步設計

2 JESD204B協議的同步要求及改進

在FPGA間實現JESD204B協議的同步傳輸可以分解為4項基本要求[3]：

(1) SYSREF信號

對于實現系統的固定延遲以及同步而言，SYSREF信號是最為重要的，它用于完成本地多幀時鐘(LMFC)的對齊。針對SYSREF信號提出2個要求：其相對于器件時鐘滿足建立及保持時間要求，并且以一個適當的頻率運行，也可配置為單個脈沖，取消頻率約束。

在傳輸系統的設計之初首先確定SYSREF的頻率(如采用SYSREF周期模式)。主要要求是SYSREF信號必須以1個等于或者整數分頻本地多幀時鐘(LMFC)的頻率運行，即：

(1)

式中：fbitrate為高速串行收發器的接口速率；F為每幀8位的字節數；K為每個多幀的幀數；n為任意正整數。

其次系統設計需要讓SYSREF滿足核時鐘建立保持時間的要求。FPGA片外時鐘芯片一般會設置為SYSREF信號與其提供的器件時鐘(device clk)或者參考時鐘(refclk)同步，也就是輸出邊沿對齊。此時下降沿采樣能夠獲得最好的時序特性。考慮到實際印制電路板(PCB)布線帶來的延遲差異，對進入FPGA IO的相關信號做如下時序約束，保證在1 ns的時間差內對齊SYSREF信號和refclk信號：

set_input_delay -clock jesd204_0_refclk -max 0.5 [get_ports *x_sysref]

set_input_delay -clock jesd204_0_refclk -min -0.5 [get_ports *x_sysref]

(2) 多幀周期

選擇多幀周期實際就是設置合適鏈路延遲，使得延遲滿足協議所需的固定延遲要求。協議的總延遲T可以表述為：

T=NTLMFC-TTXLMFC+TRXLMFC

(2)

式中：TTXLMFC為發送端SYSREF到TLMFC的固定延遲；TRXLMFC為接收端SYSREF到TLMFC的固定延遲；N為整數；TLMFC為LMFC周期。

為保證每次上電時延遲固定，首先最大傳輸延遲必須滿足：

TTXOUT(MAX)+TWIRE(MAX)+TRXIN(MAX)

(3)

式中：TTXOUT為發送端LMFC到輸出串行數據間的延遲；TWIRE為傳輸線路上的延遲；TRXIN為接收端LMFC到并行數據數據輸出的接口的延遲。

其次，最小延遲須滿足：

TTXOUT(MIN)+TWIRE(MIN)+TRXIN(MIN)>T

(4)

下面以Xilinx FPGA 內的型號(GTH)為例，計算LMFC周期和相應N的值，GTH相關參數如表1所示，GTX、GTP參數請參考文獻[2]。

將以上參數以及式(2)代入式(3)、(4)，并且假設TWIRE(MIN)、TWIRE(MAX)均為0，得到如下表達式：

(5)

進一步推導得：

(6)

由上式得到當N=1，TLMFC=FK=128時，滿足固定延遲的要求，且余量足夠。

(3) 緩沖器釋放點

彈性緩沖器是實現確定性延遲的關鍵部件[5]。它是通過在串行化數據從發送端行進至接收端的過程中補償其傳播延遲變化來做到這一點的。正確的釋放點是一個可針對延遲變化提供充足余量的點，錯誤的釋放點會產生一個LMFC周期的延遲變化。

選擇一個正確的釋放點需要了解數據在彈性緩沖器上的平均到達時間(對于一個LMFC邊沿)以及所有器件的總預期延遲的變化。利用該信息即可確定一個LMFC周期內的無效點釋放區域。最終應該保證需要同步各個發送端的數據均在釋放點到來之前到達接收器件內的緩沖器。下面用1幅時序圖來說明(如圖3所示)，從圖3可以明顯看出，發送路徑2具有較長的路由距離，導致傳輸延遲較長。JESD204B IP的緩沖釋放點調整是通過修改SYSREF延遲(DELAY)參數來完成的，延遲SYSREF實際上等同于延遲LMFC的出現時間。從圖3中可以看出此時選擇默認值0比較合適，左右都有一定的余量。若LMFC出現在條狀無效區域則2路的同步結果有可能存在1個LMFC的周期延遲。

(4) SYNC信號的要求及傳輸改進

JESD204B 協議對SYNC的定時要求只在一些特殊的場合適用[3]。對于FPGA間的應用SYNC信號并不起到定時作用，當接收端收到連續K28.5后，會拉高SYNC信號通知接收端啟動發送ILA序列。

通常情況該信號都是由低壓差分信號(LVDS)差分線完成傳輸，在傳輸規模較大、發送端板卡及通道數較多情況下，需要大量的差分線完成SYNC的信號傳輸。但是實際應用場景對體積和走線規模有嚴格要求，比如天線陣面集成模塊和處理機箱間，所以需要對SYNC信號的傳輸進行改進。正常模式下FPGA內JESD204B協議的發送端只利用收發器的發送部分完成數據傳輸，接收端只利用收發器的接收端，這也造成了收發器資源的浪費。這里采用收發器共享技術將某個通道JESD204B協議的反向通道的收發器以自定義協議報文的方式傳送SYNC信號，同時還能夠傳送反向控制報文，控制發送端的工作模式與運行狀態，具體示意圖如圖4所示。

圖3 確定緩沖釋放點的LMFC有效區域

圖4 JESD204B SYNC信號傳輸改進方案

該方案在不增加FPGA功耗的同時解決了多路SYNC傳輸的需求，提高了FPGA收發器的利用率。

3 片間JESD204B同步功能驗證

測試的目標FPGA芯片選擇2片Xilinx公司的XC7V690T，基本設計環境如下：片間同步系統由6個JESD204B協議發送和接收通道組成；每個通道由8個子通道(LANE)組成；每個LANE線速率10.24 Gbps；多幀周期值為128(F=4，K=32),SYSREF設置為周期模式，頻率為8 MHz；選擇高度鎖相環(QPLL)作為收發器的時鐘源降低時鐘抖動帶來的影響。

(1) 片內多通道的同步實驗

JESD204B通道的所有發送端位于同一片發送FPGA中，接收端通道位于接收FPGA中，在發送端FPGA將某路A/D采樣后頻率為2 561 MHz的正弦信號同時分發給6個JESD204B TX IP作為數據源，SYNC信號通過反向通道傳輸自定義報文傳輸，得到的接收端測試結果如圖5所示。

圖5 片內 JESD204B同步測試結果

測試結果表明JESD204B協議初始化成功，為了更直觀地顯示同步結果，每個通道只抽取其中的一路進行比較，從測試結果可以看到，6個通道接收到的采樣數據相位一致，接收到的采樣數據是同步的。

(2) 板間多通道同步實驗

4個發送通道分別位于2塊板卡的FPGA內，發送通道1、2位于發送板卡a中，發送通道3、4位于發送板卡b中，板卡間通過全雙工光纖連接。通過上述參數設置的JESD204B協議向接收板卡傳輸同步數據，接收端板卡通過收發器自定義命令報文向2塊發送板卡發送SYNC信號的信息，并通過控制報文同時將發送數據切換到計數器模式，接收端得到實驗結果(如圖6所示)。

圖6 板卡間 JESD204B同步測試結果

此時接收端4路通道接收到的計數值和波形相同，說明此數據是嚴格同步的。實驗結果表明該設計能夠保證SYNC信號與命令控制報文的正確傳輸，并保證板間及通道間的數據同步。最后通過反復多次加電進行可靠性測試，均能滿足同步設計需求，證明了同步設計的正確性與可靠性。

4 結束語

本文在比較基于Aurora協議與基于JESD204B協議的數據同步傳輸方案的基礎上，重點分析了基于JESD204B協議的FPGA片間數據同步傳輸要點，并對協議SYNC信號的傳輸進行了改進，提高了FPGA收發器利用率，節約了系統的走線資源。最后在板卡上驗證同步傳輸功能，實驗結果表明該方案能夠有效完成系統數據的同步傳輸，為工程應用奠定了基礎。