一種小型化抗干擾導(dǎo)航接收機(jī)的系統(tǒng)設(shè)計(jì)

何墨淵，馮文全，張杰斌

(北京航空航天大學(xué) 電子信息工程學(xué)院，北京 100191)

0 引言

隨著全球衛(wèi)星導(dǎo)航系統(tǒng)(global navigation satellite system，GNSS)及相關(guān)技術(shù)的發(fā)展、電子元器件性能的提高和多種領(lǐng)域需求的增多，數(shù)字化、小型化、多系統(tǒng)兼容的接收機(jī)將是當(dāng)前主要的發(fā)展方向之一[1]。但目前接收機(jī)規(guī)模一般較大，需要的外圍電路也較為復(fù)雜，難以滿足部分行業(yè)的需求。此外，接收機(jī)在實(shí)際使用過(guò)程中會(huì)受到各種干擾，雖然衛(wèi)星發(fā)送端利用擴(kuò)頻碼而使系統(tǒng)具備一定抗干擾能力，但當(dāng)干擾較大時(shí)接收機(jī)便無(wú)法將信號(hào)從噪聲中提取出來(lái)，導(dǎo)致系統(tǒng)精度下降、環(huán)路失鎖、甚至不能捕獲衛(wèi)星[2]。

在此背景下，對(duì)多系統(tǒng)導(dǎo)航接收機(jī)小型化和抗干擾的研究具有重要的理論價(jià)值和研究?jī)r(jià)值。文獻(xiàn)[3]提出了一種北斗衛(wèi)星導(dǎo)航系統(tǒng)(BeiDou navigation satellite system,BDS)導(dǎo)航接收機(jī)實(shí)現(xiàn)的硬件架構(gòu)方案；文獻(xiàn)[4]基于高性能芯片實(shí)現(xiàn)了一種雙系統(tǒng)導(dǎo)航接收機(jī)；文獻(xiàn)[5]在雙系統(tǒng)接收機(jī)硬件平臺(tái)上設(shè)計(jì)并實(shí)現(xiàn)了干擾抑制算法，且取得了不少成果。但是對(duì)于兼顧小型化和抗干擾性能的接收機(jī)研究還是相對(duì)較少，因此本文重點(diǎn)分析導(dǎo)航接收機(jī)結(jié)構(gòu)，通過(guò)相應(yīng)芯片選型，提出一種導(dǎo)航接收機(jī)小型化的硬件實(shí)現(xiàn)方案，并針對(duì)接收機(jī)易受到的窄帶干擾，設(shè)計(jì)一種頻域抗干擾算法。

1 總體方案設(shè)計(jì)

本文設(shè)計(jì)的小型化導(dǎo)航接收機(jī)兼容全球定位系統(tǒng)(global positioning system，GPS)和BDS等多個(gè)導(dǎo)航系統(tǒng)，可根據(jù)需求接收不同頻點(diǎn)信號(hào)，具備定時(shí)測(cè)速等基本功能。其主要具有以下特點(diǎn)：1)小型化設(shè)計(jì)，系統(tǒng)集成度高；2)具備抗干擾能力，環(huán)境適應(yīng)性提升；3)功耗低，滿足應(yīng)用需求。小型化導(dǎo)航接收機(jī)的總體設(shè)計(jì)方案如圖1所示。

圖1 導(dǎo)航接收機(jī)總體設(shè)計(jì)方案

為使接收機(jī)具備良好的抗干擾能力，本方案重點(diǎn)設(shè)計(jì)抗干擾模塊，該模塊接收采樣數(shù)據(jù)并實(shí)現(xiàn)干擾抑制功能，然后將抗干擾后的數(shù)據(jù)傳給后續(xù)模塊。硬件設(shè)計(jì)方面，本方案有別于傳統(tǒng)接收機(jī)架構(gòu)，采用以射頻芯片加基帶芯片為主體的硬件架構(gòu)。射頻芯片完成下變頻和采樣功能，輸出數(shù)字中頻信號(hào)。基帶芯片是接收機(jī)的核心，抗干擾處理、基帶信號(hào)處理模塊及定位解算模塊的功能都在該芯片上實(shí)現(xiàn)，此外該芯片還需承擔(dān)對(duì)周邊器件的訪問(wèn)時(shí)序控制和與上位機(jī)進(jìn)行數(shù)據(jù)交互的功能。這樣的硬件架構(gòu)有效降低了方案復(fù)雜度和接收機(jī)的體積。

2 導(dǎo)航接收機(jī)硬件設(shè)計(jì)

要實(shí)現(xiàn)接收機(jī)體積小型化的需求，同時(shí)兼顧其性能，首要任務(wù)是核心芯片的選型，以此為基礎(chǔ)完成各部分的硬件設(shè)計(jì)[6]。

2.1 核心器件選型

射頻前端的主要工作是將高頻衛(wèi)星信號(hào)下變頻至中頻，并采樣成數(shù)字信號(hào)。從小型化的角度考慮，將下變頻和采樣功能集中在一塊芯片上實(shí)現(xiàn)，因此采用Analog Device公司的AD9361芯片，AD9361可接收頻率范圍為70 MHz～6.0 GHz的信號(hào)，涵蓋當(dāng)前所有導(dǎo)航信號(hào)頻點(diǎn)，支持的通道范圍為200 kHz～56 MHz。AD9361將射頻混頻器、濾波器、模數(shù)轉(zhuǎn)換器及自動(dòng)增益控制電路等模塊集成在一起，與其他普通射頻芯片相比還集成部分?jǐn)?shù)字模塊，集成度更高，芯片尺寸在10.1 mm×10.1 mm，滿足接收機(jī)對(duì)體積小型化的要求。

處理器部分主要包括抗干擾模塊、基帶信號(hào)處理模塊和定位解算模塊。抗干擾模塊對(duì)數(shù)字中頻信號(hào)進(jìn)行干擾抑制處理。基帶信號(hào)處理模塊接收干擾抑制后的信號(hào)，實(shí)現(xiàn)信號(hào)的捕獲跟蹤和電文的組幀傳送，為滿足高動(dòng)態(tài)使用需求，在器件的通道數(shù)目和計(jì)算速度等方面都有較高要求。為了保證接收機(jī)實(shí)時(shí)性的要求，定位解算模塊要求計(jì)算速度快、準(zhǔn)確性高[7]。綜合上述分析，本方案采用Xilinx公司的Zynq-7000 XC7Z020芯片作為導(dǎo)航接收機(jī)基帶處理模塊和定位解算模塊的主控芯片。該芯片集成了微處理器(advanced RISC machine，ARM)與現(xiàn)場(chǎng)可編程門陣列(field programmable gate array，F(xiàn)PGA)資源。其中ARM部分的內(nèi)核是雙核CORTEX-A9處理器，工作主頻是667 MHz，片內(nèi)集成了32 kB的指令空間和32 kB的數(shù)據(jù)空間等存儲(chǔ)資源，同時(shí)還集成了串口、網(wǎng)口等數(shù)據(jù)交互接口。FPGA部分包含大量的可編程邏輯單元和查找表，125個(gè)I/O管腳。這些資源足夠完成接收機(jī)處理器部分的全部功能[8]。

2.2 射頻前端設(shè)計(jì)

射頻前端必須具有低噪聲系數(shù)低功耗高增益等優(yōu)點(diǎn)，因此選用SKY65405-21芯片作為前端的前置放大器，該芯片噪聲系數(shù)僅為1.1 dB，增益為15 dB，符合作為前置放大器的基本要求。核心器件AD9361內(nèi)部集成低噪聲放大器、射頻混頻器、模擬濾波器、數(shù)模轉(zhuǎn)換器、數(shù)字濾波器、增益控制電路及頻率合成器等模塊。根據(jù)不同的導(dǎo)航信號(hào)體制，通過(guò)控制內(nèi)部寄存器可對(duì)各模塊進(jìn)行調(diào)整。射頻前端外圍電路主要為接口電路和電源電路。

接口電路主要包括前置放大器與AD9361以及FPGA與AD9361之間的信號(hào)接口，實(shí)現(xiàn)信號(hào)在射頻部分以及基帶部分的對(duì)接。信號(hào)輸入接口部分包括高頻信號(hào)的輸入接口以及時(shí)鐘的輸入接口，模擬信號(hào)通過(guò)相應(yīng)的引腳進(jìn)入芯片進(jìn)行變頻處理。時(shí)鐘電路利用時(shí)鐘芯片為AD9361提供參考時(shí)鐘，該參考時(shí)鐘用于為頻率合成器模塊在器件內(nèi)部生成數(shù)據(jù)時(shí)鐘與采樣時(shí)鐘等。AD9361與FPGA之間傳遞的信號(hào)主要包括數(shù)字中頻信號(hào)、對(duì)射頻芯片的控制信號(hào)及時(shí)鐘信號(hào)等，F(xiàn)PGA與射頻芯片之間的控制信號(hào)是基于串行外設(shè)接口(serial peripheral interface，SPI)總線協(xié)議，基帶芯片通過(guò)SPI實(shí)現(xiàn)對(duì)射頻前端參數(shù)的配置與重構(gòu)。AD9361必須通過(guò)以下3種電源供電：模擬電源3.3 、接口電源1.8 和通用輸入電源3.3 V、最大電流為1 050 mA。考慮到優(yōu)化接收機(jī)噪聲性能，使用低噪聲、低壓差穩(wěn)壓器分離和提供1.3 V電源。

根據(jù)分析，射頻前端的硬件架構(gòu)設(shè)計(jì)如圖2所示。

圖2 射頻前端硬件架構(gòu)

2.3 處理器設(shè)計(jì)

根據(jù)器件選型分析，處理系統(tǒng)的核心器件選擇為XC7Z020芯片。芯片內(nèi)部ARM核通過(guò)AXI-EMC IP核實(shí)現(xiàn)對(duì)FPGA內(nèi)部寄存器的控制。在本方案中，F(xiàn)PGA部分主要完成抗干擾處理，信號(hào)的捕獲跟蹤及對(duì)射頻前端的控制。ARM核部分完成位同步，幀同步及定位解算等功能。由于部分功能要求和芯片自身啟動(dòng)需要外部存儲(chǔ)器的配合，還需要對(duì)XC7Z020進(jìn)行外圍硬件電路設(shè)計(jì)和輸入輸出信號(hào)的分析。

接收機(jī)為實(shí)現(xiàn)精確定位功能必須擁有精準(zhǔn)同步的時(shí)鐘信號(hào)，因此采用10 MHz的晶振為系統(tǒng)提供穩(wěn)定的參考時(shí)鐘。射頻芯片產(chǎn)生的時(shí)鐘信號(hào)也將輸入到芯片。XC7Z020內(nèi)部集成鎖相環(huán)可對(duì)時(shí)鐘信號(hào)分頻倍頻，滿足系統(tǒng)對(duì)時(shí)鐘信號(hào)的需求。

接收機(jī)在定位過(guò)程中需要使用星歷相關(guān)數(shù)據(jù)，由于數(shù)據(jù)量較大，可使用FLASH存儲(chǔ)器對(duì)相關(guān)數(shù)據(jù)進(jìn)行存儲(chǔ)。XC7Z020通過(guò)外圍接口與FLASH存儲(chǔ)器相連，接收機(jī)啟動(dòng)后，ARM核可從FLASH中讀取星歷相關(guān)信息。為了保存采樣數(shù)據(jù)，XCZ7020通過(guò)接口與同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(synchronous dynamic random access memory，SDRAM)連接。正常工作時(shí)，定位解算模塊將解析后的數(shù)據(jù)通過(guò)串口傳給上位機(jī)。

處理器模塊的硬件電路主要包括了時(shí)鐘電路、電源電路、數(shù)據(jù)存儲(chǔ)電路和串口輸出等，其硬件結(jié)構(gòu)如圖3所示。

圖3 處理器部分硬件架構(gòu)

3 導(dǎo)航接收機(jī)抗干擾模塊設(shè)計(jì)

為保證接收機(jī)具有良好的抗干擾性能，需單獨(dú)設(shè)計(jì)抗干擾模塊。考慮該導(dǎo)航接收機(jī)的結(jié)構(gòu)和應(yīng)用需求，本文提出并實(shí)現(xiàn)了一種頻域抗干擾方案。

3.1 頻域抗干擾方案設(shè)計(jì)

頻域抗干擾的基本原理是先對(duì)信號(hào)進(jìn)行快速傅里葉變換(fast Fourier transform，F(xiàn)FT)轉(zhuǎn)換到頻域，由于衛(wèi)星信號(hào)采用擴(kuò)頻通信的方式傳輸，故在頻譜上呈現(xiàn)平穩(wěn)狀態(tài)。而干擾信號(hào)的功率遠(yuǎn)大于衛(wèi)星信號(hào)，在頻譜上則呈現(xiàn)過(guò)高的幅值，因此可以通過(guò)設(shè)置門限判斷干擾是否存在及具體位置。若存在干擾，則在不影響衛(wèi)星信號(hào)質(zhì)量的前提下對(duì)干擾信號(hào)加以抑制。最后通過(guò)快速傅里葉逆變換(inversion fast Fourier transform，IFFT)將信號(hào)變換回時(shí)域[9]。

通過(guò)對(duì)基本原理的分析，可以得出頻域抗干擾方案存在兩個(gè)關(guān)鍵點(diǎn)：加窗方式和干擾門限的設(shè)置。

導(dǎo)航接收機(jī)接收到的信號(hào)是連續(xù)無(wú)限長(zhǎng)的，因此在FFT之前需使用窗函數(shù)對(duì)信號(hào)進(jìn)行截取。大多數(shù)情況下，對(duì)導(dǎo)航信號(hào)截?cái)鄷r(shí)無(wú)法保證采樣頻率和信號(hào)頻率同步，導(dǎo)致發(fā)生“頻譜泄露”[10]。“頻譜泄露”會(huì)對(duì)抗干擾處理造成影響，為保證干擾抑制效果，需要合理的選取窗函數(shù)。本方案選用漢寧窗對(duì)序列進(jìn)行截取。但加窗截取會(huì)使信號(hào)發(fā)生衰減，影響信噪比。加窗帶來(lái)的額外的信噪比損失[11]可以表示為

(1)

式中：Pl為加窗前后信噪比損失；w(k)為窗函數(shù)；N為窗的寬度。為減小加窗的影響，可以采取重疊加窗法，即將接收到的信號(hào)分為2路，其中一路做延時(shí)rN點(diǎn)，2路信號(hào)都與加窗系數(shù)相乘之后做N點(diǎn)FFT。對(duì)頻譜進(jìn)行檢測(cè)，對(duì)超過(guò)門限的量進(jìn)行限幅處理。干擾抑制后進(jìn)行IFFT轉(zhuǎn)換為時(shí)域信號(hào)，將兩路信號(hào)的重疊部分相加輸出，當(dāng)r取1/2時(shí)，相加輸出后信噪比損失可表示為

(2)

根據(jù)式(1)、式(2)可以發(fā)現(xiàn)，采用重疊加窗法可以有效改善信噪比損失，綜合考慮硬件資源，在本方案中N取1 024，r取1/2，抗干擾模塊的算法結(jié)構(gòu)圖如圖4所示。

圖4 抗干擾算法結(jié)構(gòu)

在干擾抑制處理中，系統(tǒng)需要設(shè)置抑制門限，對(duì)超過(guò)門限的頻點(diǎn)進(jìn)行限幅處理。抑制門限的設(shè)定非常關(guān)鍵，門限設(shè)置過(guò)高或過(guò)低，都會(huì)影響系統(tǒng)對(duì)干擾信號(hào)的判定。且實(shí)際上，導(dǎo)航信號(hào)和干擾都是時(shí)變的，所以固定的閾值無(wú)法幫助干擾抑制模塊有效的對(duì)信號(hào)進(jìn)行判斷。為使門限閾值表現(xiàn)出自適應(yīng)特性，本方案設(shè)計(jì)了一種門限估計(jì)方法，其計(jì)算式為

T=Kmin(Ei)+Lσ2

(3)

式中：T表示設(shè)定的門限閾值；Ei表示將頻譜分成i段然后統(tǒng)計(jì)各段均值，i由系統(tǒng)根據(jù)信號(hào)帶寬確定；σ表示標(biāo)準(zhǔn)差；K和L為量化因子，其值根據(jù)系統(tǒng)輸入的數(shù)據(jù)確定，以滿足自適應(yīng)的需求。

3.2 抗干擾模塊仿真與實(shí)現(xiàn)

先通過(guò)仿真對(duì)算法進(jìn)行驗(yàn)證，抗干擾模塊輸入的信號(hào)模型為x(n)=s(n)+n(n)+j(n)，其中s(n)為中頻信號(hào)，n(n)為高斯白噪聲，j(n)為干擾信號(hào)。根據(jù)實(shí)際應(yīng)用需求，仿真過(guò)程中衛(wèi)星信號(hào)的頻率為1 575.42 MHz，即GPS L1頻點(diǎn)。下變頻后信號(hào)的載頻在15.48 MHz，信號(hào)采樣頻率為62 MHz，載噪比設(shè)置為43 dB·Hz。仿真過(guò)程中設(shè)置兩組干擾信號(hào)，一組為干信比75 dB的單頻點(diǎn)干擾；另一組為干信比60 dB的1 MHz窄帶干擾，干擾的中心頻點(diǎn)均與載頻一致。干擾信號(hào)和抑制后的信號(hào)頻譜如圖5～圖8所示。

圖5 單頻點(diǎn)干擾信號(hào)頻譜

圖6 單頻點(diǎn)干擾抑制后信號(hào)頻譜

圖7 窄帶干擾信號(hào)頻譜

圖8 窄帶干擾抑制后信號(hào)頻譜

從頻譜圖上可以看出干擾信號(hào)得到有效抑制。當(dāng)干擾類型為單頻點(diǎn)時(shí)抑制后信號(hào)載噪比平均在39 dB·Hz，而窄帶干擾時(shí)載噪比平均在38 dB·Hz，惡化均不超過(guò)5 dB，滿足跟蹤門限，證明了該算法的可行性。在XZ7Z020芯片的FPGA部分實(shí)現(xiàn)相關(guān)功能模塊，主要包括窗系數(shù)模塊、FFT模塊、干擾抑制模塊及IFFT模塊。

4 實(shí)驗(yàn)與結(jié)果分析

為驗(yàn)證導(dǎo)航接收機(jī)干擾抑制能力及軟硬件設(shè)計(jì)的正確性，采用模擬器作為衛(wèi)星信號(hào)源，信號(hào)發(fā)生器作為干擾源配合接收機(jī)進(jìn)行狀態(tài)測(cè)試。由于該導(dǎo)航接收機(jī)兼容多系統(tǒng)，模擬器分別產(chǎn)生GPS L1頻點(diǎn)信號(hào)和BDS B3頻點(diǎn)信號(hào)，以驗(yàn)證接收機(jī)在不同工作頻點(diǎn)下的抗干擾能力，信號(hào)的載噪比均設(shè)為43 dB·Hz。在測(cè)試方案中，信號(hào)發(fā)生器分別產(chǎn)生單頻點(diǎn)干擾和窄帶干擾，調(diào)整信號(hào)發(fā)生器功率以改變干信比，通過(guò)上位機(jī)軟件觀察定位結(jié)果。

當(dāng)不使用抗干擾模塊時(shí)，接收機(jī)自身的抗干擾能力不足。當(dāng)干信比超過(guò)30 dB時(shí)，接收機(jī)便無(wú)法實(shí)現(xiàn)定位功能，因此添加干擾抑制模塊具備很強(qiáng)的應(yīng)用意義。

添加干擾抑制模塊后，在干信比為75 dB時(shí)，上位機(jī)的界面如圖9所示。此時(shí)模擬器輸出GPS L1信號(hào)，干擾類型為單頻點(diǎn)，干擾頻點(diǎn)為1 575.42 MHz，與衛(wèi)星信號(hào)頻點(diǎn)一致，此時(shí)可認(rèn)為接收機(jī)受到的干擾最嚴(yán)重。結(jié)果表明導(dǎo)航接收機(jī)在該環(huán)境下仍能捕獲到8顆衛(wèi)星信號(hào)，信號(hào)的載噪比為38 dB·Hz，前后損失不大，仍然可以實(shí)現(xiàn)正常定位及測(cè)速。添加干擾抑制模塊后完整的測(cè)試方案及結(jié)果如表1所示。從表中可以看出，在接收帶寬較窄的GPS L1信號(hào)時(shí)，導(dǎo)航接收機(jī)最大可以抵抗75 dB的單頻點(diǎn)干擾和60 dB的1 MHz窄帶干擾，而接收BDS B3信號(hào)時(shí)，可抵抗更大的干擾。表中最后一列為接收機(jī)在最大干擾下正常工作的載噪比損失，可以發(fā)現(xiàn)載噪比損失不大，保證了較高的信號(hào)質(zhì)量。

圖9 上位機(jī)界面

表1 導(dǎo)航接收機(jī)性能測(cè)試結(jié)果

5 結(jié)束語(yǔ)

本文利用了AD9361和Xilinx Zynq XC7Z020作為接收機(jī)的主要器件，配合射頻芯片及外圍電路提出了一種接收機(jī)的硬件架構(gòu)方案。該接收機(jī)利用AD9361的可編程性，可支持多種導(dǎo)航定位系統(tǒng)，具有體積小和功耗低的特點(diǎn)。接著分析頻域抗干擾原理，重點(diǎn)研究干擾抑制中窗函數(shù)和門限設(shè)置2個(gè)方面。選取漢寧窗對(duì)信號(hào)進(jìn)行截取而盡可能減小由加窗引起的“頻譜泄露”現(xiàn)象，采用重疊加窗的方法減小加窗帶來(lái)的信噪比損失。還提出了一種自適應(yīng)門限的計(jì)算方法，可有效檢測(cè)干擾頻點(diǎn)。最后在硬件架構(gòu)上實(shí)現(xiàn)抗干擾算法。測(cè)試結(jié)果顯示了導(dǎo)航接收機(jī)較強(qiáng)的抗干擾能力，驗(yàn)證了設(shè)計(jì)方案的可行性。