電荷泵鎖相環(huán)系統(tǒng)級功耗估計

魏建軍 王振愿 陳付龍 劉乃安 李曉輝

摘 ??要：功耗問題是制約集成電路設計的一個重要因素.分析了CMOS集成電路中功耗的來源，集成電路設計中功耗設計的目的，估算方法和功耗模型.研究模擬集成電路的特點和相應的功耗估計方法.針對采用環(huán)形振蕩器的電荷泵鎖相環(huán)，研究電荷泵鎖相環(huán)的組成，各模塊的工作原理及對功耗的貢獻，提出了電荷泵鎖相環(huán)系統(tǒng)級功耗估計模型.與實際測量結果相比，相對誤差小于22%.該模型易于植入集成電路設計工具，可以對鎖相環(huán)系統(tǒng)級設計提供功耗方面的參考，提高集成電路的設計質量.

關鍵詞：功耗估計;功耗模型;能量轉移;電荷泵鎖相環(huán)

中圖分類號：TM935 ????????????????????????????????文獻標志碼：A

Power Estimation of Charge Pump PLL at System Level

WEI Jianjun1，WANG Zhenyuan1，CHEN Fulong2，LIU Naian1，LI Xiaohui1

（1. School of Telecommunications Engineering，Xidian University，Xi'an 710071，China;

2. School of Mathematics and Computer Science，Anhui Normal University，Wuhu 241003，China）

Abstract： Power is an important factor that restricts the design of Integrated Circuit （IC）. The power origin in CMOS IC，the aim of power estimation in IC design，the estimation method，and the power model were analyzed. The characteristic of analog integrated circuit and the corresponding way for power estimation were studied. In order to distribute the power at system level， the construction of charge pump PLL，the principle of every module and the contribution to power were also studied. The power estimation model of charge pump PLL with ring oscillator was proposed at system level. The relative error is less than 22% when compared with the actual measurement. This model is easy to be integrated into design tools and can give guidance on power consumption for PLL at system level to improve the quality of Integrated Circuit design.

Key words： power estimation;power model;energy transfer;charge pump PLL

集成電路集成度和時鐘頻率的大幅度提高，導致功耗問題日益突出，功耗已成為許多ASIC設計中的關鍵因素之一.但是，由于滿足功耗設計需要的EDA軟件發(fā)展緩慢，設計者不得不在設計后期反復驗證以滿足功耗特性，延長了產(chǎn)品設計周期，推遲了上市時間.為使功耗設計能溶入集成電路設計方法學，使得設計者在考慮延遲、噪聲和芯片面積等因素的同時，也能對功耗進行分析權衡，高層次的功耗估計越來越迫切.電荷泵型鎖相環(huán)頻率綜合器是一數(shù)?；旌舷到y(tǒng)，大量使用在芯片中，提供精確的時鐘或載波信號，雖然占用的面積不大，但功耗卻很顯著，在芯片系統(tǒng)設計階段對其進行功耗估計，便于芯片的功耗分配.目前數(shù)字集成電路存在較為成熟的功耗估計算法，可以從系統(tǒng)級到晶體管級估計功耗.模擬集成電路功耗估計算法研究很少，主要集中在晶體管級，系統(tǒng)級較少.僅有部分文獻針對模擬濾波器和ADC提出了系統(tǒng)級功耗估計算法，而且限制了濾波器的類型[1]，本文從系統(tǒng)級提出一種電荷泵鎖相環(huán)的功耗估計算法，在系統(tǒng)設計階段提供功耗方面的參考.

1 ??CMOS集成電路中的功耗

CMOS工藝是集成電路領域最普遍采用的工藝，所實現(xiàn)的電路的功耗由動態(tài)功耗和靜態(tài)功耗組成，來源主要有三個方面： 開關功耗（Pactive）、短路功耗（Pshort）和漏電功耗（Pleak）.動態(tài)功耗包括開關功耗和短路功耗，靜態(tài)功耗主要指漏電功耗.

開關功耗是電路的邏輯發(fā)生改變時對負載電容的充電/放電而引起的功耗，當CMOS電路進行開關操作時，需對輸出節(jié)點的負載電容進行充電/放電操作，存在有電流流動，需要消耗能量.短路功耗是由于電路中NMOS和PMOS晶體管同時導通時，從電源端到地的導通電流形成的，功耗的大小與輸入信號的上升時間、下降時間、工作頻率、負載電容、器件尺寸等有關.優(yōu)化設計門的尺寸盡可能保證輸入、輸出信號的上升時間、下降時間相等，短路功耗將小于動態(tài)功耗的15%[2].漏電功耗主要由三部分構成：MOS晶體管中源、漏擴散區(qū)和體區(qū)間所形成pn結的反向電流Ipn;次開啟電壓下存在的反型電荷形成的亞閾值漏電流Isub;由于薄的柵氧化層導致的柵漏電流Ig.在CMOS器件中，反向pn結偏置電流與亞閾值漏電流均在pA級，在特征尺寸為1 μm的情況下，二極管的泄漏電流一般為1 pA. Ipn正比于源、漏擴散區(qū)的面積，主要由制造工藝決定.Isub隨著晶體管寬長比的增加而線性增加，隨著Vgs-VT的減少而呈指數(shù)關系下降.與動態(tài)功耗相比，靜態(tài)功耗的影響較小，但隨著深亞微米CMOS工藝的發(fā)展，器件的閾值電壓越來越低，漏電流的影響不容忽視，限制了工作電壓的進一步降低.