基于AD9680的高速多通道采樣板設計

李芾

摘要：本文設計了一種基于AD9680的高速多通道采樣板，通過AD采集雷達信號，將雷達信號通過FPGA存儲在DDR3中，FPGA可以調用DDR3中數據進行數據處理，同時采樣數據及處理完成數據可以通過光纖接口導出到外部存儲設備。AD9680采樣速率可高達1GHz，支持高達2GHz的中頻信號采樣，可以滿足大多數采樣需求。

關鍵詞：AD9680;JESD204B;FPGA

中圖分類號：TP274.2 文獻標識碼：A 文章編號：1007-9416（2019）03-0178-02

0 引言

AD9680是ADI公司出品的一款14bits雙通道模數轉換器，采樣率1GSPS，支持高達2GHz帶寬的模擬中頻信號采樣。AD9680使用JESD204B接口協議，通道數據速率高達12.5Gbps。JESD204B接口協議減少引腳數量，進而減少封裝尺寸，降低布局布線復雜度，另一方面，ADC引腳數量大幅度降低，相應FPGA的引腳數量也將銳減，進而降低電路板設計的難度和成本。

1 系統組成及功能描述

該采樣板以1片Ku系列的FPGA為處理核心，外掛2組DDR3進行數據緩存。3片高速AD9680，實現6通道信號采樣。在系統中，FPGA控制時鐘芯片HMC7043產生SYSREF信號，發送到各個AD芯片，控制多片AD芯片同步。在系統內部，AD芯片接收微波組件發送的模擬信號，完成模數轉換，并在芯片內部完成可配置數字下變頻后通過JESD204B傳輸到FPGA，在FPGA內部完成數據處理。處理完成數據通過光纖傳輸到外部存儲設備及通過底板GTX接口發出，同時作為備用方案，采樣原始數據可以通過光纖導出。系統框圖如圖1所示。

2 核心因素

2.1 AD9680的多通道同步

為滿足AD9680的多通道同步性能，首先要保證進入AD芯片各個通道的系統采樣時鐘同源且滿足相位一致的要求，其次系統采樣時鐘與SYSREF信號需要滿足AD9680的建立時間和保持時間。

采樣時鐘通過時鐘管理芯片（HMC7043），通過不同的路徑到分發到各AD芯片管腳上。在PCB布局布線時，保證各采樣時鐘走線嚴格等長、等間距;同時，采樣時鐘所在的信號層應放置于多層板的中間層;最后，AD9680芯片所在PCB的區域應遠離電源管理芯片，保證模擬信號和數字信號的隔離度，同時各AD9680芯片之間也需要一定的隔離度，防止相互之間的信號串擾。

SYSREF信號可配置為單次脈沖、多次脈沖、連續脈沖形式，應同采樣時鐘一樣，保證各SYSREF信號走線嚴格等長、等間距;其次，SYSREF信號到達各AD9680芯片時，應與采樣時鐘保證一定的相位關系。

軟件設計方面，可以通過配置時鐘管理芯片寄存器，調節采樣時鐘和SYSREF信號之間的相位延遲，以達到滿足通道間的相位一致性。調節JESD204B IP核內LMFC接收彈性buffer，以及channel bonding功能，可以調節多通道之間的同步性能[1]。

2.2 時鐘管理設計

對于普通GTH模塊，本文設計使用ADCLK846提供參考時鐘。ADCLK846是ADI公司的一款低抖動、低功耗時鐘管理芯片，芯片可輸出6路LVDS差分對供GTH模塊使用。

配合AD9680芯片，本文設計使用專用JESD204B接口時鐘分發器HMC7043。HMC7043的時鐘偏斜為15ps，完全滿足采樣時鐘和SYSREF信號的相位一致性。同時可以通過參數配置SYSREF信號的時鐘頻率，以適應不同接口速率，或者JESD204B協議中不同的L、M、F、S值。通過改變配置寄存器參數，還可調節采樣時鐘和SYSREF信號之間的相位延遲，進一步滿足JESD204B協議的時序要求[2]。

2.3 電源設計

對于數字電路部分，本文設計使用LTM4650和LTM4644供電，通過各個芯片間的PGOOD和RUN管腳配合，實現FPGA的順序上電功能。

模擬電路電源對噪聲比較敏感，本文使用噪聲更小的LDO供電。低噪的LDO，加上外圍LC濾波，提供性能更好的電源特性，以滿足模擬電路對低噪的需求。

3 結語

本文章以AD9680加FPGA為核心器件，設計了一款多通道高速采樣板。滿足系統大帶寬、高采樣率的采樣需求，同時支持多通道間數據同步。采樣后，滿足對數據的處理要求，以及具有數據分發傳輸功能。該采樣板在某雷達中得到了驗證，滿足系統設計需求。

參考文獻

[1] Raffaele Giordano， Vincenzo Izzo. A JESD204B-compliant Architecture for Remote and Deterministic-Latency Operation.IEEE TRANSACTIONS ON NUCLEAR SCIENCE.VOL.64，NO6，JUNE 2017：1225-1231.

[2] Jonathan Harris.了解JESD204B規范的各層—從高速ADC的角度出發[J].中國電子商情，2016（06）：39-43.

Design of High Speed Multi-Channel Sampling Board Based on AD9680

LI Fu

（CETC20， Xi'an Shaanxi? 710068）

Abstract：In this paper， a high-speed multi-channel sampling board based on AD9680 is designed. Radar signals are collected by AD and stored in DDR3 through the FPGA. The data in DDR3 can be processed by the FPGA. At the same time， the sampled and processed data can be exported to external storage devices through the optical fiber interface.? The sampling rate of AD9680 can be as high as 1 GHz， and it supports the sampling of intermediate frequency signals up to 2 GHz， which can meet most of the sampling requirements.

Key words：AD9680;JESD204B;FPGA