航空渦軸發動機轉速與扭矩信號的仿真研究

(1.上海航天控制技術研究所，上海 200233; 2.中國科學院 上海微系統與信息技術研究所，上海 200050)

0 引言

航空渦軸發動機是一種輸出軸功率的渦輪噴氣發動機，主要在直升機上使用。目前，我國國產直升機主要受發動機功率的限制，不得不在機身裝甲、武器攜帶量、電子設備等方面降低配置，與國外先進的武裝直升機如美軍“阿帕奇”等有較大差距。在衡量發動機性能時，轉速與扭矩是重要的動力性指標。發動機轉速和扭矩分別是指曲軸每分鐘的回轉數和從曲軸端輸出的力矩。在飛行過程中，需實時監測轉速與扭矩的參數，保證飛行員能夠對飛機狀態做出準確判斷，避免意外情況發生。在地面研制和測試階段，尤其是做控制系統半物理仿真實驗時，因為沒有真實的渦軸發動機和高空環境，需根據不同的情況模擬發動機傳感器輸出。本文以某型渦軸發動機的轉速與扭矩模擬信號為例，介紹了一種在地面實驗中，模擬生成發動機轉速與扭矩信號的方法，通過多種外部總線動態實時控制轉速與扭矩的輸出，具有精度高、方便靈活、擴展性強等特點，可用于驗證控制算法、故障注入、環境試驗、狀態冗余等多種場合。

1 轉速與扭矩測量

相位差測扭矩法是一項被廣泛應用于航空渦軸發動機的測量技術。其原理是在渦軸發動機動力渦輪的輸出軸上安裝一支磁電傳感器，將基準軸套裝在輸出軸內，輸出軸和基準軸均為空心軸，其夾角為90°。當它們旋轉輸出扭矩時，由于基準軸不受扭，輸出軸在扭矩的作用下，會與基準軸產生角度差，角度與扭矩成正比關系。輸出軸上的磁電傳感器可檢測角度變化量，并將其轉換為具有相位差的電信號，從而實現扭矩的測量[1]。

某型渦軸發動機采用上述方法采集到的轉速與扭矩是雙邊矩形波信號，電壓精度為±1%，即-5.05～-4.95 V表示邏輯“0”，4.95～5.05 V表示邏輯“1”，其波形如圖1所示。

圖1 航空渦軸發動機轉速與扭矩信號圖

圖中周期T代表轉速，變化范圍從0～2 000 Hz。在一個雙邊矩形波的周期內包含兩個方波的上升沿，t1和t3代表當前周期內第一個上升沿與第二個上升沿之間的時間，t2和t4代表當前周期內第二個上升沿與下一個周期第一個上升沿之間的時間。其中，t2為基準值相位等于零，表示當前狀態不受扭。當輸出軸在扭矩作用下發生角度變化時，表現在波形圖上即為t3時間變長，相應的t4時間變短。此時，受扭信號與基準之間存在相位差Φ。輸出軸在扭力作用下，其運動狀態滯后于基準軸。相位差Φ的計算方法如式(1)所示：

(1)

為便于計算，定義基準軸為參照，則Φ始終大于零。本文中相位差變化范圍是0～15°，誤差精度不大于±0.01°。

2 仿真信號產生原理

轉速與扭矩信號在仿真實驗中需要數字動態可調，故無法采用計數器分頻的方式來實現。主要原因是數字計數器只有在分頻系數為正整數的情況下，才能生成較為精準的頻率，一旦分頻系數為非正整數，尤其是當輸出頻率較高時誤差非常大。為了避免傳統方法的弊端，本文采用基于FPGA的直接數字頻率合成技術(DDS)實現轉速與扭矩模擬信號的生成，此方法生成的信號具有動態可調、高精度、高分辨率、快速轉換時間和低功耗等優點[2]。

2.1 FPGA系統架構

信號生成是基于FPGA系統架構，基于賽靈思高性能Zynq-7000系列XC7Z020實現，XC7Z020集成了雙核可編程處理器ARM-Cortex-A9(PS)和可編程邏輯(PL)[3]。賽靈思的CoreGen軟件提供了直接數字頻率合成IP(DDS Compiler)，轉速與扭矩仿真需要一個DDS模塊生成兩路同步正弦數字信號，經由數字比較器和濾波器將其轉成方波，再由數字信號合成，最后通過DAC接口轉換輸出，FPGA系統架構圖如圖2所示。

圖2 FPGA系統架構圖

圖中，DDS模塊是用戶IP的子模塊，也是整個用戶IP的核心模塊，其頻率和相位都為可編程控制模式。ZYNQ中的ARM Cortex-A9處理器(PS)可通過AXI4總線與用戶IP通訊，實現頻率和相位的數字動態調整。圖2中的A點為16位有符號數字正弦波，默認頻率1Hz和0°相位。第二級是16位數字比較器，比較值固定設為0，當數字正弦大于0時，輸出置“1”；小于等于0時，輸出置“0”。第三級為單穩態濾波模塊，作用是消除信號脈寬抖動和調整占空比，C1和C2點的信號為邊沿光滑的方波信號[4]。C1點信號對應基準扭矩，C2點信號可通過AXI4總線控制其為滯后基準0～15°的受扭信號。在第四級D點將這兩路信號合成為發動機轉速與扭矩信號。最后通過DA接口轉換輸出到FPGA引腳上。

2.2 DDS參數計算

系統的晶振頻率為40 MHz，在FPGA內部通過鎖相環(PLL)與數字時鐘管理單元(DCM)將主時鐘倍頻到80 MHz，這是DDS和FPGA其他外設工作頻率。DDS有三個參數需要計算：頻率分辨率、相位分辨率和無雜散動態范圍。

2.2.1 頻率分辨率

在實際使用中，需在0～2 000 Hz的頻率范圍內采用16位有符號數控制，其中第一位是符號位，實際使用0～32 767。

(2)

DDS模塊為雙通道同步輸出的模式，輸出的數字正弦波采用時分復用。單通道的最大輸出頻率為系統晶振頻率的一半。

f_max=f_clk/2 = 40 MHz

(3)

(4)

式(4)計算結果表明，理論上至少需要29.3位的數據位寬才能滿足最小分辨率要求。在實際應用中，為了匹配AXI4總線的數據位寬，并且提高精度，采用32位數據總線。

(5)

(6)

計算結果表明，當匹配AXI總線數據位寬時，DDS的實際分辨率為0.009 32 Hz，轉換系數為6.552 1，即外部設定的1 LSB對應到DDS的頻率為6.552 1 LSB。

2.2.2 相位分辨率

相同的，相位在0～15°變化范圍內采用16位有符號數控制，由于基準頻率始終超前于受扭信號，實際使用也是0～327 67。

(7)

DDS的IP核的相位增量值是無符號的，當相位增量值與相位位寬匹配時，也可將其看作有符號數。假設相位數據位寬為N，有符號數范圍-2(N-1)到2(N-1)表示[-180°，180°)角度范圍，無符號數范圍0到2N表示(0，360°]角度范圍。本文采用32位無符號數格式，與頻率控制復用數據總線[5]。

(8)

(9)

計算結果表明，DDS的相位分辨率精度可以滿足外部控制需求，轉換系數為21 845.6，即外部設定的1LSB對應到DDS的相位為21 845.6 LSB。

2.2.3 無雜散動態范圍

無雜散動態范圍(SFDR)表示DDS中有效信號與最大諧波失真信號的均方根值(RMS)之比，直接決定了輸出數字正弦信號的位寬[6]。當雙通道DDS最高輸出2 000 Hz的正弦信號時，相位每變化1LSB所對應的時間在整個量程范圍內達到最小值，系統的時鐘頻率為80 MHz，每個周期內有20 000個輸出點。在輸出產生誤差△t的情況下，相位計算如式(10)所示：

(10)

其中：t1+t2等于輸出信號的周期，相位最大精度誤差為0.01°，由此可得如式(11)所示：

(11)

因此，最小定點量化位寬計算如式(12)所示：

(12)

理論上正弦輸出信號至少需要15位的位寬才能滿足精度誤差需求。本文的DDS實際的輸出數據位寬采用16位定點量化方式。

分析誤差產生的原因，可在時域上比較6位和16位定點量化位寬(不包含小數)的正弦信號，如圖3所示。

圖3 不同位寬的正弦信號時域比較圖

當采用6位定點量化輸出時，可以在時域上看出正弦波上有寄生的臺階，并且在波峰和波谷處存在失真。將正弦波在零位處放大，如圖4所示。

圖4 翻轉時間比較圖

當采用6位定點量化時，在第20 101個輸出點，正弦信號大于0，后級比較器輸出“1”；采用16位定點量化時，在第20 002個輸出點，后級比較器即可輸出“1”，提前了99個輸出點。6位寬定點量化誤差如式(13)和式(14)所示，其中n為輸出點的序號。

(13)

16位寬定點量化誤差如式(14)所示：

(14)

由計算結果可得，不同的位寬對于相位精度的影響很大，6位定點量化的相位精度誤差是16位定點量化的100倍。

在不考慮噪聲的情況下，根據數據位寬與無雜散動態范圍的計算公式可得[2]：

SFDR= 6*N位寬= 96 dB

(15)

綜上所述，將計算所得到的結果在DDS Compiler中完成設置，如圖5所示。

圖5 DDS Compiler參數設置

2.3 信號合成

轉速與扭矩信號是由2個通道生成的DDS正弦波信號經過比較、濾波后的方波信號合成，其原理如圖6所示。

圖6 轉速與扭矩信號合成原理圖

由圖可知信號合成分為4個狀態進行：以周期內DDS1基準輸出的第一個上升沿為起始，到第一個下降沿為“狀態1”，兩路信號取“或”運算；由此到DDS2的第一個上升沿為“狀態2”，取“與”運算；再到DDS2的第一個下降沿為“狀態3”，取“或”運算；最后到下一個周期DDS1的上升沿為“狀態4”，取“與”運算。

2.4 時序控制

在FPGA內部，經信號合成模塊后輸出的是方波，而DA轉換采用的是16位的數據位寬，因此在DA轉換前需要做總線擴展。即當檢測到信號上升沿時，寫入十六進制0x4000；當檢測到信號下降沿時，寫入十六進制0xC000，啟動DA轉換。FPGA控制程序如下：

if(FreqOut_1 = '1' and FreqOut_2 = '0')then --判斷信號上升沿

DacData<= X"4000"; --寫入數據

DacDataNd<= '1'; --啟動轉換

elsif(FreqOut_1 = '0' and FreqOut_2 = '1')then --等待信號下降沿

DacData<= X"C000"; --寫入數據

DacDataNd<= '1'; --啟動轉換

else

DacDataNd<= '0';

end if;

3 硬件設計

在電路實現方面，由于輸出信號幅度為-5 V～+5 V，因此采用高速DA與信號調理電路的方案生成仿真信號。系統硬件結構如圖7所示。

圖7 硬件結構圖

3.1 DA轉換及信號調理

3.1.1 電路實現

FPGA輸出采用三線SPI接口，經數字隔離芯片ADuM1400后連接到DA轉換芯片DAC8811，DA轉換輸出經信號調理電路轉換為-10～+10 V的電壓，實際輸出滿量程的一半-5～+5 V，DA轉換及信號調理電路如圖8所示。

圖8 DA轉換及信號調理電路圖

DAC8811的IOUT輸出是0～2 mA恒流源接口，DA芯片的RFB(3腳)與IOUT(5腳)之間，在芯片內部連接有一個5 K的反饋電阻。運放U2A的作用是阻抗匹配，增加輸出驅動能力。由于IOUT與運放U2的反相輸入端連接，根據運放輸入“虛斷”的特性，IOUT的輸出電流全部會經芯片內部5 K電阻輸出，在運放U2A的輸出端(1腳)產生一個-10～0 V的電壓(V1)。REF102提供10 V高精度基準源，電阻R1～R4和運放U2B構成了同相加法器，其輸出的計算公式如式(16)所示：

(16)

根據電阻配比的不同，同相加法器將V1信號放大兩倍后與基準電壓VRef相加，從而產生-10～+10 V的輸出電壓。

DA轉換的總時間是通信時間與建立時間之和，其中SPI通信頻率最高為50 MHz，需要寫入16位數據，建立時間的典型值是300 ns(0.1%精度)，總計需要620 ns的時間實現一次電壓轉換輸出。在FPGA內部完成信號合成到實際電壓輸出有620 ns的時間差，由于每次輸出的時間差都是固定的，因此不會對頻率與相位的精度產生影響[7]。

3.1.2 運放參數

在運算放大器的選型上，重點需考慮建立時間、壓擺率和增益帶寬積等參數。本文選用的運算放大器為ADI公司的OP467高速運放，可完全匹配DAC8811的輸出特性，性能參數比較見表1。

表1 參數比較表

表2 系統測試數據

在電路設計中，OP467的增益為2，其實際帶寬14 MHz。DAC8811的壓擺率計算方法如式(17)所示，Vop為輸出信號峰值，幅度為峰峰值的一半[8]。

SR=2π·Vop·f·10-6=104.562V/us

(17)

計算結果表明，選擇OP467作為同相加法器芯片可滿足設計需求。

3.2 有源晶振

有源晶振為FPGA提供時鐘頻率，是系統中的核心器件之一，其準確度、溫漂和穩定性直接決定了輸出信號的質量。為確保在不同溫度環境和應用場景下的精度，采用了MMDC-TECH的高性能陶瓷有源晶振MF10V3-40 MHz，FPGA時鐘產生電路如圖9所示。

圖9 FPGA時鐘電路圖

MF10V3-40 MHz晶振具備精度調整功能，電位器R21可將系統的時鐘頻率調整至40 MHz±1 Hz的精度，時鐘信號輸入到FPGA的GCLK管腳，電阻R17的作用是阻抗匹配，抵消信號線反射，減小回波干擾和信號過沖。在晶振的頻率較高，等效諧波分量豐富，容易對其他器件造成干擾，因此通過磁珠FB4和電容C56增加對高頻諧波的抑制作用，改善其EMI特性。

3.3 輸出端口保護

為確保高穩定性和可靠性，即使在接口遭到靜電、浪涌、雷擊以及人為誤操作破壞的情況下，也不會對核心器件造成損害。因此在輸出端增加了過壓過流保護的電路，主要包含瞬態電壓抑制二極管、過壓保護二極管和自恢復保險絲。輸出保護電路如圖10所示。

圖10 輸出保護電路

運算放大器在正常工作的情況下，輸出電流一般小于20 mA，當發生外部短路時，輸出電流超過自恢復保險的額定電流，保險絲短路切斷與外部的連接。當外部有瞬間高壓進入時，瞬態抑制二極管呈低阻狀態，吸收瞬間大電流，而不對運算放大器的輸出端造成影響。當外部有持續高壓作用時，當電壓高于+15 V或低于-15 V時，二極管BAS70-04會將電壓鉗位到+15 V或-15 V，從而保護后端電路。

4 系統測試

系統實際測試采用高速邏輯分析儀LAB6052(采樣頻率500 MHz)采集轉速與扭矩信號。在輸出端接一不小于5 kΩ的電阻作為負載。由上位機通過網絡發送給定的頻率及相位參數。采用控制變量法：在給定頻率不變時，調整相位的輸出；在給定相位不變時，調整頻率的輸出。測試數據見表2。

對比實驗數據可知，在三組給定頻率測試與三組給定相位測試中，測試范圍覆蓋了滿量程的90%以上。結果顯示，頻率誤差小于0.1 Hz，相位誤差小于±0.01°，能夠滿足航空渦軸發動機轉速與扭矩信號實驗室動態模擬仿真的需求。

5 結語

本文介紹了一種用于在實驗室環境下，產生航空渦軸發動機轉速與扭矩信號的方法，配合航空發動機傳感器仿真系統運行，可實現基于數字總線控制，具有精度高、分辨率小、抗干擾性強等特點，目前已被應用到在多個型號的發動機研制試驗中。

由于某型渦軸發動機地面試驗對仿真信號電壓的精度誤差要求小于1%，因此選用了DA芯片與信號調理輸出的方案。如果在其他電壓精度要求不高的場合，可以不使用DA轉換，采用直接由FPGA輸出合成信號后經反向放大，再加入直流偏置的方法，可降低部分硬件成本。

同時，此方法也可推廣到其他類型的發動機轉速與扭矩的仿真試驗中，為用戶提供高性能和低成本的解決方案，保證實驗的準確性和有效性，提高工作效率，縮短研制周期。