機載PLD大規模組合邏輯反求裝置的研制

2019-09-12 09:07:14張子明許劭晟2周勇軍李珊珊李金猛張小輝

測控技術 2019年8期

張子明，許劭晟2，周勇軍，李珊珊，李金猛，張小輝

(1.中國人民解放軍第5720工廠航空設備測控與逆向工程實驗室，安徽蕪湖 241007； 2.安徽師范大學，安徽蕪湖 241002)

隨著電子技術的飛速發展，大量的可編程邏輯器件(如GAL、CPLD、FPGA等)取代邏輯門芯片應用于機載電路板，受限于技術資料封鎖等因素，空軍修理企業無法獲得這些器件各輸出引腳與各輸入引腳的組合邏輯關系，既難以分析電路板的工作原理，也不能對其內部軟件進行備份，給航空機載設備電路板的維修保障工作帶來一定的難度。

傳統意義上在制造業領域的反求工程，具體是指在設計理論和技術等支持下，相關人員通過一定的手段對設計出的新產品進行透徹的分析和改進，這既是對原始設計的一種提升，也可以成為再設計[1]。結合快速發展的激光技術和數控技術，反求工程正在成為汽車、航空航天、模具、玩具、船舶等工業領域產品設計制造的重要手段[2]。另外在維修領域，反求工程已應用于飛機導管[3]、水輪機轉輪[4]的維修以及1553B總線信號接口定義反求[5-6]中。但是在制造和維修領域，反求工程主要應用在機械產品，電子產品尤其是芯片級的應用相對較少。

數據的精簡、篩選與優化是反求工程的關鍵技術[7-9]，筆者提供了一種基于輸入遍歷得到大數據的反求工程方法。組合邏輯反求模塊通過一套硬件裝置，遍歷目標邏輯芯片的各種輸入情況，采集對應的輸出后傳輸到上位機，研究設計反求算法，再通過上位機將反求算法用高級語言編寫為可執行程序解析采集到的海量數據，從而求出芯片內的大規模組合邏輯關系。

1 總體方案結構

1.1 裝置功能分析

所研制的組合邏輯反求裝置包括上位機軟件和下位機兩個部分，其功能如下。

(1) 上位機軟件。

① 基于C語言編寫的組合邏輯反求算法軟件，用于根據輸入遍歷獲取的輸出數據來求解并輸出內部組合邏輯關系。

② 基于VC++編寫的串口軟件，用于發送指令和獲取輸入遍歷，而對應的輸出數據并保存為文本文件形式。

(2) 下位機。

① 被測板即各種PLD的測試夾具，被測板測試各種主流可編程邏輯器件，包括GAL、CPLD、FPGA等，為了方便邏輯注入，被測板還搭建好了邏輯器件的最小系統。

② 測試板由FPGA為控制器產生各種輸入情況，在提供被測板輸入后采集相應的輸出，再由FPGA和RS232協議芯片搭建的串口模塊將采集到的數據上傳到上位機以供進一步處理。

1.2 裝置結構框圖

本反求裝置包括上位機和下位機兩個部分，其中下位機包括測試板和被測板以及連接器，遍歷所有的輸入情況并將輸出結果傳輸給上位機以提供進一步處理；上位機為邏輯反求程序，具體包括反求算法程序和串口通信程序，裝置結構框圖如圖1所示。

2 模塊硬件設計

2.1 測試板設計

測試板采用FPGA作為控制器，型號為Altera公司的EP3C5E144。產生對目標邏輯芯片的輸入信號，并且接收目標邏輯芯片的輸出信號，同時提供可以上傳輸出結果的串口通信模塊，具體來說分為以下幾個部分。

圖1 裝置結構框圖

(1) 電源電路。

在本裝置中，EP3C5E144工作需要3.3 V、2.5 V、1.2 V三種電壓，所以電源方案為外接輸入5V直流電，在此基礎上設計電源轉換電路。分別為使用LMS1117-3.3、LMS1117-2.5、LMS1117-1.2芯片搭建3.3 V、2.5 V、1.2 V電路。

(2) 復位電路。

復位電路提供EP3C5E144的工作開始觸發，采用MAX706SESA芯片外接復位按鈕，按下按鈕時即產生下降沿復位信號。

(3) 時鐘電路。

時鐘電路提供EP3C5E144芯片的工作頻率基準，采用50 MHz有源晶振。

(4) JTAG電路和CONFIG電路。

其中，JTAG電路實現在線調試功能，CONFIG電路實現下載固化功能。

(5) LED指示燈電路。

因為本裝置處理大規模數據，其遍歷和傳送需要一定時間，因此設置了LED指示燈電路用于顯示其工作狀態。

(6) 串口通信模塊。

串口通信模塊用于將遍歷輸入而得到的輸出序列傳送到上位機以進行下一步處理。采用RS232串口協議完成與上位機的交互，硬件設計為使用SP3232EEN芯片進行通信信號電平的轉換，波特率設置為115200 bit/s。

2.2 被測板設計

被測板包括各種可編程邏輯器件的安裝插座(插針)，方便其裝卸；同時含有相應的電源、時鐘、復位、配置芯片、JTAG調試口等電路和資源，使目標器件在上電之后可以正常進入工作狀態，同時也可以在被測板上給目標器件編程注入程序。

3 下位機軟件設計

3.1 下位機主程序流程

本裝置下位機以Verilog 硬件描述語言編寫FPGA運行的代碼，實現的功能包括遍歷所有輸入并獲取其相應的輸出、接收上位機指令以及向上位機傳送輸出數據等。

下位機的主流程框圖如圖2所示。

圖2 下位機主軟件流程框圖

3.2 串口通信模塊

下位機編寫了串口通信模塊用于上下位機的數據交互，具體方法為：用FPGA自帶的PLL構建了波特率發生器，在接收時以6倍波特率頻率采集RXD信號，一旦檢測其有下降沿，則等待3個時鐘，以便于在每個波特率中部采集信號，然后每隔6個時鐘采集一次RXD信號，采集8次后組成為接收到的一個字節數據；發送時則直接采用波特率頻率作為時鐘，首先將TXD置為高電平，在接收到發送指令時將TXD置為低電平，然后每到一個時鐘發送一位數據，直到將一個字節的8位數據全部發出后，再將TXD拉回高電平。接收和發送一個字節數據的軟件流程如圖3所示。

為防止數據誤傳、提高傳輸可靠性，設計了數據幀，其格式如表1所示。

4 上位機軟件設計

4.1 反求算法

反求算法是本文的核心內容，是本裝置的關鍵部分。算法的主要思想是運用廣義上的動態規劃方法，將先前得到的輸出總序列按照自頂向下的順序確定頂層邏輯和分離邏輯左右支，然后遞歸繼續求解左右支序列的邏輯關系。具體過程如下：

圖3 RS232串口接收和發送軟件流程

類型上→下下→上幀頭0xaa0xee0xbb0xff輸入通道數/指令0x01N輸入信號(每個字節代表8通道)—N～N-7通道…15～8通道7～0通道輸出序列(每個字節代表8通道)—…15～8通道7～0通道

① 將輸入信號和輸出信號編號，然后類似于存儲器模式將輸入信號看作地址總線，將輸出信號看作數據總線，按照地址遞增順序讀取輸出數據。

② 選擇待分離輸入(組)，置于地址大端，通過置換調整輸出數據，得到相對應的輸出信號序列。

③ 檢測輸出信號是否滿足邏輯對稱性，若不滿足，則重新執行步驟②；若滿足則分離頂層邏輯(∪或∩)，并且得出邏輯左右支的輸入(組)以及對應的輸出信號序列，并將輸出信號序列代入步驟②，進行遞歸操作。

反求算法流程如圖4所示。

圖4 反求算法流程

以邏輯式：OUT=(A∩B)∪(C∩D)為例對以上算法進行補充說明：

① 在步驟②中，若發現輸出序列的規模縮小為2，則根據輸出序列的情況返回4種邏輯關系，見表2。

表2 輸出序列規模為2時的對應邏輯情況

② 邏輯對稱性的說明：對于M路總輸入，待分離的N路輸入(組)時，將輸出序列劃分為規模為2N的2M-N個輸出組，如果這些輸出組只有兩種序列，其中有一組為全1或全0，則稱為該輸出具備邏輯對稱性。如表3所示，待分離的輸入為A和B兩路，總輸入為4路，因此輸出序列劃分為規模為4的4個輸出組，這些輸出組只有0001和1111兩種序列，因此具備邏輯對稱性。

③ 頂層邏輯和左右支序列的確定：如果出現全1項的邏輯對稱性，則頂層邏輯為“并”；如果出現全0項，則頂層邏輯為“交”。左支序列規模為2N，規則為如果對應的序列有全1項，則全1項對應的輸出為1，其他對應的輸出為0；如果對應的序列有全0項，則全0項對應的輸出為0，其他對應的輸出為1。右支序列的確定更為簡單，直接選取除全0或全1項之外的那一組輸出序列即可。如表3所示，最下方的輸出塊為全1，則頂層邏輯為“并”(第5列交叉線單元格)；另外前三塊輸出為相同的非全1項，左支序列對應為000(第5列左斜線單元格)，加上最后的全1輸出，左支序列對應為1，因此左支序列為0001(第6列所示)；右支序列直接選擇非全1項，即第5列左斜線框中的序列，為0001。

④ 在分離頂層邏輯時，也可以排除無效輸入，加快求解速度。