基于判決反饋環的數字化載波恢復方法*

尹立言 向 新 王 瑞

空軍工程大學航空工程學院，西安 710038

數字通信系統的接收端，最為重要的功能之一是在有噪聲干擾的條件下實時、準確地實現載波恢復。應用最大似然參數估計理論，是設計數字數據調制信號相干檢測載波恢復算法的最有效方法，使似然函數最大化的過程即是去調制的過程[1-2]。由于通信系統帶寬和功率效率因素的限制，常使用抑制載波的傳輸方式，因此無法使用普通的鎖相環進行載波恢復，目前可用的載波恢復方法可分為面向判決法(Oriented Decision)和非面向判決法(Non-oriented Decision)。

在接收機恢復載波的過程中，捕獲時間和跟蹤抖動是評估其性能的2個主要指標[3-4]。特別是在近地軌道衛星通信中，短的捕獲時間至關重要[5]。低跟蹤抖動是實現更好的誤碼率性能所需要的。當載波相位跟蹤環路閉合時，可以通過增加環路增益系數來減少捕獲時間，然而這種增加可能會對跟蹤抖動產生不利影響，是以犧牲捕獲時間的代價達到改善跟蹤抖動的目的[6]。相對而言，面向判決的方法在低信噪比的情況下有著比非面向判決更短的捕獲時間和更低的跟蹤抖動[7]，因此考慮了一種使用判決反饋環進行數字化載波恢復的結構。

首先給出基于判決反饋環的載波恢復系統模型和相位均方誤差分析，為滿足工程上對于信號處理速度和處理精度的要求，設計將應用FPGA實現，并以平方環和科斯塔斯環作為對比，對含噪頻差信號的捕獲時間和跟蹤抖動進行仿真測試，結果表明判決反饋環的抗噪聲性能有顯著提升。

1 系統模型及跟蹤性能分析

1.1 系統模型

判決反饋環工作原理是首先對接收信號進行相干預解調，將解調出的信號抵消信號中的調制信息，由此得到誤差電壓來實現載波提取，并將所提取的載波提供給前面的相干解調使用。數字信號的載波恢復DFPLL環系統結構如圖1所示。同相支路乘法器的輸出信號在一個符號寬度Tb內積分，在符號結束時對積分結果進行抽樣判決；正交支路乘法器延遲一個符號寬度Tb，以保證Zc(t)與Zs(t)在同一符號上相乘。若同相支路乘法器輸出信號的積分抽取判決正確，則能抵消正交支路中的調制信號，使誤差信號中不含調制信息；vd(t)通過環路濾波器后，輸出控制電壓vc(t)；vc(t)控制VCO的頻率和相位，使環路鎖定。

圖1 判決反饋環載波恢復系統框圖

(1)

得到正交支路輸出為

(2)

其中，Kp表示乘法器系數;環路濾波器的輸入為

(3)

環路濾波器具有低通特性，且通帶很窄，因此相當于取出vd(t)中的直流信號分量，因此環路濾波器的輸出信號可近似為

(4)

式(4)即為判決反饋環的鑒相特性，式中Pe是載波相位差θe的函數，對于BPSK信號而言，有

(5)

式中，erfc(·)表示標準誤差函數；Eb/N0表示每bit信噪比。

1.2 抑制載波鎖相環跟蹤性能分析

為研究抑制載波鎖相環對頻差信號的跟蹤性能，本節討論針對加性高斯白噪聲對環路鎖定后引起的跟蹤抖動進行分析。定義BL為環路單邊噪聲帶寬，S/NL為環路信噪比，其反映了環路對噪聲的抑制能力。基于線性理論的傳統一階鎖相環相位均方誤差為

(6)

圖2 BLTb=0.1時判決反饋環與非面向判決環相位均方誤差之比與環路信噪比的關系

假定環路噪聲帶寬恒定且環路濾波器為理想帶通濾波器，不考慮位同步帶來的跟蹤抖動，二階數字鎖相環相位均方誤差可以寫成[8]

(7)

ρ表示平方損失，在平方環與科斯塔斯環中可表示為ρ=1/[1+(S/NL)γ]，其中，γ=BL/Bi，Bi為帶通濾波器的單邊帶寬；在判決反饋環中則有ρ=1/(1-2Pe)2。圖2表明在相同環路信噪比條件下判決反饋環比非面向判決環有更小的跟蹤抖動，因此判決反饋環具有更好的抗噪聲性能。

實際上，判決反饋環采用同相、正交支路積分-采樣的判決結果，對2支路輸出信號相乘后進行求差獲得鑒相誤差，鑒相特性式(4)中只含有噪聲的和、差項；而非面向判決環需要平方或乘積運算來完成鑒相功能，鑒相誤差信號中包含噪聲的平方項，因此導致噪聲惡化顯著。

2 輸入信號建模與仿真

2.1 工程實例需求

輸入信號中心頻率f0=70MHz，輸入數據為8bit量化后的數字信號。根據帶通采樣定理，對于某帶通信號，假設其中心頻率為f0，上、下邊帶的截止速率分別為fH=f0+B/2，fL=f0-B/2，B為所需處理的信號帶寬。對其進行均勻采樣，滿足采樣值不失真地重建信號的充要條件為

(8)

式中，|fL/B|表示不大于|fL/B|的最大整數。采樣速率越高，采樣后的數字信號信噪比越高，綜合考慮硬件實現難度，采樣速率取fs=32MHz。

為克服解調端的相位翻轉問題，采用DPSK信號對判決反饋環的鎖相特性進行測試。通常輸入信噪比大于8dB，才能滿足一定的解調誤碼率要求(理論上S/N0=8dB時，誤碼率為10-4)，因此，為了考慮一定的裕量，要求FPGA實現后的鎖相環輸入信噪比為S/N0>6dB時能正常鎖定，且要求鎖相環路不經周期跳躍而快速捕獲鎖定，環路快捕帶ΔωL≥100kHz。

2.2 信號模型

在本實例中，信號調制選擇升余弦滾降濾波器作為成形濾波器，其傳遞函數為

(9)

式中，Ts為碼元周期且Ts=fs；α為濾波器滾降因子，取α=0.8，則濾波器的截止頻率為(1+α)fs/2=3.6MHz，由此可得中頻信號處理帶寬為B=7.2MHz。

根據DPSK信號的調制原理，首先將原始二進制數據轉換成相對二進制數據，然后對相對數據進行成形濾波，濾波后的數據通過相乘器與載波信號相乘完成調制過程。接收端則需要通過下變頻，將射頻信號轉換成標準的70MHz中頻信號，最后經過中頻濾波、A/D采樣后轉換為數字信號，送至FPGA處理。

圖3 FPGA工程測試信號產生流程

為了測試判決反饋環的抗噪聲性能，可依據圖3所示的流程在MATLAB中產生用于FPGA仿真測試的DPSK信號，其頻譜圖和時域波形如圖4。

圖4 信噪比為6dB的DPSK仿真信號

3 基于判決反饋環的載波恢復環路設計

3.1 環路性能參數設計

根據鎖相環路數字化的要求，環路自然頻率ωn與數據采樣周期Tn之間的關系為ωnTn≤1。自然頻率ωn與快捕帶ΔωL、阻尼系數ξ之間的關系為ωn=ΔωL/(2ξ)，而對于理想二階環路而言，阻尼系數ξ通常設為0.707，可以計算出當ΔωL≥100kHz時，ωn≥444×103(rad/s)，顯然滿足ωnTn≤1的條件。

另一方面需要考慮環路的噪聲性能，通過非線性分析結果表明[9]，只有當S/NL≥6dB時，環路才能正常鎖定。因此有環路自然角頻率的上限值

(10)

顯然，ωn的值越小，環路更容易在信噪比惡劣的條件下鎖定，且鎖定后的穩態誤差越小，捕獲時間也越長；ωn的值越大，則環路快捕帶越寬，捕獲越迅速[10]。為兼顧穩態誤差及捕獲帶寬的需求，取ωn=2π×150×103(rad/s)=150kHz。

由于接收信號是8bit量化后的二進制補碼數據，所以首先設定本地NCO輸出數據位寬與輸入數據位寬相同為8bit，則相乘后的Zs(t)有效數據位的位寬為15bit。根據判決反饋環系統模型，Zc(t)為1bit判決輸出的解調數據，vd(t)的位寬與Zs(t)相同，這樣環路濾波器處理不增加有效數據位寬，則環路濾波器輸出有效數據位寬Bloop=15。取NCO頻率字更新頻率Tdds為8個數據采樣周期，故可以計算出當NCO頻率字位寬N=19時環路總增益

(11)

對于環路濾波器的系統函數而言，極點的值決定了濾波器幅頻響應的峰值點位置，而零點的值決定了濾波器幅頻響應的谷值點位置，當ωnT≤1時，濾波器系數C1和C2為

(12)

由此可以得出系統函數的極點為0.9792±0.0204i，在單位圓內，系統是穩定的。但是，由于NCO頻率字位寬較小，此時NCO的頻率分辨率即頻率字調整步進為Δf=61.0352Hz，這樣大的步進值會使得環路鎖定后的穩態誤差較大，嚴重影響環路的性能。

為了增加NCO的頻率分辨率，需要增加NCO頻率字的位寬。由于輸入信號位寬由前端A/D采樣決定，一般不做調整，一個可行的方案是通過增加NCO輸出的數據位寬來達到增加NCO頻率字位寬的目的。設置本地NCO核輸出最大數據位寬16bit[11]，則環路濾波器的有效數據位寬為23bit，NCO頻率字位寬N=27，環路總增益、環路濾波器系數即濾波器系統函數零極點保持不變，而此時NCO頻率分辨率為Δf=0.2384Hz，滿足設計要求。

3.2 積分判決模塊設計

積分判決模塊是判決反饋環中的核心功能部件，其主要完成同相支路的積分及抽樣判決功能，以及正交支路的時延處理，并完成同相支路解調數據與正交支路數據乘法運算，產生vd(t)作為環路濾波器的輸出信號。

根據輸入信號產生模型，采樣頻率(與系統時鐘頻率相同)是基帶信號調制數據速率的8倍，當位同步脈沖剛好與數據翻轉時刻對齊時，為了完成一個調制周期內的積分運算，需要進行8個采樣數據的累加運算，且可以保證積分運算均在一個調制周期內完成。然而一般而言，位同步環路與載波同步環路都是一個動態的穩定系統，環路鎖定后會存在一定的穩態誤差。因此，為保證每次積分運算在同一個碼元周期內進行，可以取碼同步脈沖后的第2～7(共6個)采樣點的積分運算，前后留一個采樣點的裕量，以增加環路穩定性。根據差分信號的特性，同相積分數據的符號位即為判決解調的結果，然后根據解調結果直接取正交支路數據或取反，作為環路濾波器的輸入信號。

3.3 位同步模塊設計

根據判決反饋環系統模型，在同相支路的積分及抽樣判決時，需要獲取位同步信息，以確保在同一碼元周期內進行積分運算[12]。因此，需要一個位同步環與載波同步環相互配合構成一個大的閉環控制系統。

采用一種超前-滯后型位同步環，其原理框圖如圖5所示，它主要由鑒相器、相位比較器、分頻器及雙相時鐘組成。

圖5 超前-滯后型位同步環原理

FPGA從基帶信號進行微分及整流處理提取過0信息，檢測數據跳變沿的設計如圖6。由于采用二進制補碼數據，可以直接取解調后基帶信息的符號位作為碼元的起始相位信息，形成攜帶有碼元起始相位信息的單bit數據流。將提取出的符號位送入觸發器進行延時處理，其中觸發器的時鐘頻率遠高于碼元數據速率，再將延時后的數據與提取的符號位進行異或處理，即可在數據跳變沿輸出一個高電平脈沖(當延時后的數據與當前數據不同時，輸出高電平“1”，否則輸出“0”)。為提高輸出脈沖的穩定性，使檢測出的跳變沿脈沖為規則的單個時鐘周期的高電平脈沖信號，在異或門之后增加一級觸發器。

圖6 基帶數據跳變沿檢測的設計

相位比較器通過比較位同步信號與過0提取信號的相位判斷位同步時鐘相比基準時鐘是超前還是滯后。晶振雙相時鐘相位相差π，因此如果位同步時鐘相位超前，則扣除一個窄脈沖到或門，分頻器的輸出相位向后調整1/N個周期；相反地，若位同步時鐘相位滯后則分頻器輸出提前1/N個周期，如此反復調整最終實現位同步。

4 載波恢復環路的實現與仿真測試

載波恢復環路由2個乘法器模塊、積分判決模塊、環路濾波器模塊、頻率合成器模塊和位同步模塊組成，圖7為判決反饋環FPGA實現的頂層RTL圖。本實例選用Altera公司的Cyclone IV系列器件EP4CE15F17C8，Logic Elements(邏輯單元)使用3702個，占24%；Registers(寄存器)使用2371個，占15%；Memory Bits(存儲器)使用了2544位，占1%；Embedded Multiplier 9-bit Elements(9bit嵌入式硬件乘法器)使用2個，占1%；系統最高工作頻率93.14MHz，滿足工程實例需求的32MHz。

圖7 判決反饋環FPGA實現的頂層RTL圖

位同步的MODELSIM仿真結果如圖8，輸入信號din的相位跳變處即為碼元起始時刻，但由于環路中乘法器存在1個時鐘周期的延時，而位同步脈沖Codesync與輸入信號din的相位跳變處正好有一個周期時延，可以判定成功完成了位同步。

圖8 位同步的MODELSIM仿真圖

載波恢復的MODELSIM仿真結果如圖9，NCO輸出信號sine即為恢復的載波信號，df為調制的載波與恢復的載波的頻差。可見經過一定時間頻差趨于0，判決反饋環路可以完成載波的跟蹤和鎖定，接下來使用MATLAB對NCO輸出信號及頻差進行量化分析。

圖9 載波恢復的MODELSIM仿真圖

從仿真圖10中可以看出，信噪比為6dB時環路能夠正常捕獲并最終鎖定，鎖定時間為0.23ms，鎖定后頻率抖動范圍約為220.8Hz，而當信噪比衰減至-3dB時載波跟蹤效果變差，鎖定時間為0.27ms，鎖定后頻率抖動范圍約為1014.7Hz。可見信噪比越低，捕獲時間越長，且鎖定后頻率抖動越大。

圖10 判決反饋環跟蹤性能仿真圖

圖11 信噪比6dB平方環和科斯塔斯環仿真圖

輸入信噪比為6dB的DPSK信號，環路自然頻率ωn，NCO的頻率字寬，環路濾波器的總增益K及環路濾波器系數C1和C2設置保持不變，依據文獻[13]和[14]的方法設計平方環和科斯塔斯環載波恢復環路，并進行仿真測試。圖11中平方環的鎖定時間為0.56ms，鎖定后頻率抖動范圍約為1938.6Hz；科斯塔斯環的鎖定時間為0.25ms，鎖定后頻率抖動范圍約為2003.8Hz。與平方環及科斯塔斯環相比，判決反饋環穩態誤差明顯減小，抗噪聲性能有顯著的提升。

在表1中列出了不同信噪比上述各類鎖相環的頻率抖動范圍，可見實際頻率抖動與1.2節的理論分析基本吻合，判決反饋環相比平方環和科斯塔斯環有更小的頻率抖動，這意味著其有更好的抗噪性能。另外，平方環和科斯塔斯環的實際頻率抖動相差不大，其同屬非面向判決環，若環路濾波器設計相同，則二者是等效的[15]。

表1 各類抑制載波的數字鎖相環頻率抖動范圍比較

*注：面向判決環為判決反饋環；非面向判決環包括平方環和科斯塔斯環

5 結論

提出一種基于判決反饋環的數字化載波恢復的設計方法，重點在于環路參數和關鍵模塊的設計，并在FPGA芯片EP4CE15F17C8上進行實現，在相同的輸入信號和環路參數設置的前提下，對判決反饋環、平方環和科斯塔斯環分別做了MODELSIM和MATLAB的聯合仿真測試。仿真結果表明，在允許的同步時間范圍內，提出的判決反饋環的設計方法可以在不增加數字接收系統整體復雜度和鎖相環路捕獲時間的前提下，實時、準確地完成載波恢復，相比非面向判決環有更小的跟蹤抖動，顯著提升環路抗噪性能。