一種結合施密特頻率選擇器的DLL型90°移相器

梁承托 梁利平 王志君

摘? ?要：為了應對傳統延時鎖相環（Delay locked loop，DLL）的諧波鎖定問題，提出一種結合施密特頻率選擇器的DLL型90°移相器. 采用施密特頻率選擇器和雙數控延時線結構，有效提高該移相器的鎖定頻率范圍. 另外，提出的施密特頻率選擇器能有效抑制輸入時鐘頻率噪聲，使移相器穩定工作. 在SMIC 55 nm CMOS工藝下流片，工作電壓1.2 V，版圖有效面積為0.131 mm2.測試結果表明，提出的移相器在250 MHz到800 MHz頻率范圍內穩定工作;800 MHz時，功耗為5.98 mW，且90°相移時鐘的抖動峰峰值和均方根值分別是25.9 ps和2.8 ps.

關鍵詞：延時鎖相環; 頻率選擇器;數控延時線;90°相移

中圖分類號：TN495? ? ? ? ? ? ? ? ? ? ? ? ? ? ? 文獻標志碼：A

A DLL-based 90° Phase-shifter with Schmitt Frequency Selector Scheme

LIANG Chengtuo1，2？覮，LIANG Liping1，WANG Zhijun1

（1. Institute of Microelectronics of Chinese Academy，Beijing 100029，China;

2. University of Chinese Academy of Sciences，Beijing 100029，China）

Abstract： In order to deal with the problem of harmonic look in the traditional Delay Locked Loop （DLL）， a DLL-based 90°phase-shifter with a Schmitt Frequency Selector（SFS） was proposed. The SFS and dual delay lines were employed to achieve wider locking frequency range. In addition， the proposed SFS exhibits high capability of frequency noise suppression， which improves the stability of the proposed phase-shifter. The proposed phase-shifter， fabricated in SMIC 55 nm CMOS technology， occupies an active area of 0.131 mm2 and utilizes a 1.2 V supply voltage. The test results show that the proposed phase-shifter has an operating frequency ranging from 250 to 800 MHz and consumes 5.98 mW at 800 MHz. Furthermore， the measured peak-to-peak and root-mean-square （rms） jitters of 90°phase-shifted clock are 25.9 and 2.8 ps， respectively.

Key words： Delay Locked Loop（DLL）;frequency selector;digitally controlled delay line;90°phase shift

DLL廣泛應用于時鐘同步，時鐘/數據恢復，以及SDRAM接口等電路系統中[1-4].與鎖相環（Phase locked loop，PLL）[5-6]相比，DLL結構相對較為簡單，穩定性好，鎖定速度快;特別是數字DLL，還具有面積小，易集成以及容易實現工藝、電壓、溫度（Process-voltage-temperature，PVT）跟隨調節等優秀特性[7-8]，因此受到廣泛的關注和研究.

DLL常見的阻塞鎖定和諧波鎖定現象限制了其鎖定頻率范圍[9].在已有關于提高DLL鎖定頻率范圍的研究中，文獻[10]的DLL采用了可重置數控延時線，使二元搜索算法的單次搜索能在一個時鐘周期內完成，既縮短了鎖定時間又避免了諧波鎖定的問題，但其對延時線的最小延時有一定的要求，最高鎖定頻率因此受到限制. 文獻[3]的DLL采用了諧波鎖定檢測電路和自復位電路來消除諧波鎖定和阻塞鎖定的問題，但當DLL出現上述錯誤鎖定時，需強制調整延時線或復位鑒相器. 文獻[1]中的DLL通過啟動信號和啟動電路給壓控延時線和鑒相器強制建立恰當的初始狀態以實現正確鎖定，但無法實時消除工作過程中因大范圍頻率切換或者其他突發噪聲導致的諧波鎖定問題. 另外，文獻[3]中的DLL通過檢測多路相移時鐘的相位以抑制諧波鎖定，但是實現該功能的邏輯電路較復雜，缺乏一定的設計靈活性.總之，上述文獻提出的方法為進一步解決DLL諧波鎖定問題奠定了基礎.

本文設計了一款結合施密特頻率選擇器的DLL型90°移相器，采用施密特頻率選擇器和雙延時線結構，避免了諧波鎖定問題并有效提高移相器的鎖定頻率范圍.由于施密特頻率選擇器可根據輸入時鐘的頻率自動選擇恰當的延時線實現鎖定，該移相器鎖定過程中，不需要強制干預或者重啟延時線及鑒相器. 借鑒斯密特觸發器原理，提出的斯密特頻率選擇器能有效抑制頻率噪聲，使整個移相器系統穩定工作.移相器采用SMIC 55 nm CMOS工藝的數字標準單元庫進行設計，且全部由標準單元構成，易集成到大規模數字電路系統中.

1? ?延時鎖相環結構及鎖定條件分析

圖1所示是一種傳統DLL結構，由鑒相器（Phase Detector，PD），分頻電路（Frequency Divider，FDIV），有限狀態機（Finite State Machine，FSM）以及延時線（Delay Line，DL）構成;PD可由一個簡單的D觸發器構成;而DL由兩級相同的延時線單元（Delay Line Unit，DL-U）構成.常見的DLL通常鎖定在360°相移上，并截取360°相移的1/4可生成90°相移時鐘.為消除阻塞鎖定并縮短延時線，圖1所示的DLL將鎖定在180°相移上，并截取180°相移的1/2亦可生成90°相移時鐘CKD90.該DLL的工作原理如下：當反饋時鐘CKD180與輸入時鐘CKIN的初始相差小于180°時，鑒相器PD的輸出q為1，FSM根據q的值不斷調整控制碼C[n：0]以增加DL的延時，直到CKD180與CKIN的相差大于180°（小于360°）使q變為0.然后，FSM又將減小DL的延時，最終CKD180與CKIN鎖定在180°的相差上;當CKD180與CKIN的初始相差大于180°且小于360°時，鎖定過程類似，調節方向相反.

圖1所示的DLL鎖定在180°相差上，不存在阻塞鎖定的問題，因而不要求DL的初始延時大于半個時鐘周期.由于時鐘信號具有周期性，如圖1右側所示的鑒相器只能檢測出反饋時鐘CKD180的上升沿和輸入時鐘CKIN的下降沿的相位關系，但是不能檢測出CKD180是否延時CKIN半個時鐘周期. 如果不對DL的延時加以限制，那么很可能發生諧波鎖定（Harmonic Lock）的問題.如圖2（b）所示，假如CKD180與CKIN的初始相差大于TCKIN小于1.5TCKIN時（TCKIN為CKIN的時鐘周期），DLL將會鎖定在（360°+180°）而不是180°，導致諧波鎖定問題.可見，為避免諧波鎖定，需對DLL的鎖定范圍以及DL的延時加以約束.

假設DLL鎖定范圍為[TCKMIN，TCKMAX]，下面推導CKIN的時鐘周期從TCKMAX切換到TCKMIN時DLL不出現諧波鎖定的條件.時鐘周期為TCKMAX時，DLL鎖定在TCKMAX /2，此時DL的延時為TCKMAX /2;時鐘周期從TCKMAX切換到TCKMIN時，DL初始延時為TCKMAX /2，為避免諧波鎖定，需滿足下式

TCKMAX /2 < TCKMIN? ? （1）

所以有

TCKMAX < 2TCKMIN? ? （2）

另外，為使DLL能在[TCKMIN，TCKMAX]范圍內都能鎖定在180°上，對延時線DL的約束如下

TDLMIN < TCKMIN /2? ? （3）

TDLMAX > TCKMAX /2? ? （4）

式中：TDLMAX，TDLMIN分別表示DL的最大最小延時.由式（1）可知，由于諧波鎖定問題的存在，圖1所示的傳統DLL結構的鎖定頻率范圍被限制在[FCKMIN，2FCKMIN]的范圍內，其中FCKMIN =1/TCKMAX.

2? ?結合施密特頻率選擇器的DLL型90°移相器

提出的結合施密特頻率選擇器的DLL型90°移相器如圖3所示，由DLL和90°相移時鐘生成電路組成;而DLL主要由鑒相器（PD），分頻電路（FDIV），低頻有限狀態機（Low Frequency Finite State Machine，LFFSM），高頻有限狀態機（High Frequency Finite State Machine，HFFSM），譯碼器（Decoder1，Decoder2），低頻延時線（Low Frequency Delay Line，LFDL），高頻延時線（High Frequency Delay Line，HFDL），選擇器（MUX0）以及本文提出的施密特型頻率選擇器（SFS）組成;90°相移時鐘生成電路則由寄存器組（regsI，regsII），低頻延時線單元（Low Frequency Delay Line Unit，LFDL-U），高頻延時線單元（High Frequency Delay Line Unit，HFDL-U），選擇器（MUX1，MUX2）構成;LFDL（HFDL）由兩級相同的LFDL-U（HFDL-U）串聯而成.

為提高DLL的鎖定頻率范圍，引入SFS模塊和雙延時線結構（LFDL和HFDL），LFDL和HFDL分別由各自的有限狀態機LFFSM和HFFSM控制.由前一節可知單延時線DLL的鎖定范圍為[FCKMIN，2FCKMIN].在本設計中，LFDL支持的鎖定范圍為[250 MHz，500 MHz]，而HFDL支持的鎖定范圍為[400 MHz，800 MHz].由SFS模塊檢測輸入時鐘頻率并通過選擇器（MUX0）實時切換LFDL和HFDL工作，以使得DLL在[250 MHz，500 MHz]∪[400 MHz，800 MHz]的頻率范圍內都能正確鎖定.時鐘頻率較低時，SFS模塊使能LFFSM和LFDL模塊工作，LFFSM模塊根據PD的結果q調節控制碼C，F以調整LFDL的延時，直到反饋時鐘CKD180和輸入時鐘CKIN的相差鎖定在180°上，同時鎖定信號Lock_LF被置1，完成鎖定;類似的，時鐘頻率較高時，SFS模塊使能HFFSM和HFDL模塊工作實現高頻鎖定.

LFDL-U和HFDL-U的延時分別是LFDL和HFDL的1/2，DLL鎖定后，將譯碼后的控制碼（C_dec，F_dec和S_dec）分別存入寄存器組regsI和regsII中，用于控制LFDL-U和HFDL-U的延時. 根據時鐘頻率的高低，SFS通過MUX2選擇恰當的延時線單元進行輸出，生成90°相移時鐘CKD90.為減小MUX2引入的延時誤差，輸入時鐘CKIN也經過一個選擇器（MUX1）生成0°相移時鐘CKD0，從而得到兩路相差為90°的時鐘CKD0和CKD90.

圖4是移相器的鎖定流程圖，主要包括高低頻切換，延時反饋調節，以及鎖定和失鎖的判定等過程，下面基于圖4詳細介紹移相器的工作過程.

當時鐘頻率較低時，SFS的輸出FD為1，觸發LFFSM工作并使HFFSM保持當前狀態. 根據PD的鑒相結果q，LFFSM模塊通過控制碼C，F反饋調節LFDL的延時. 當q=1時，表明反饋時鐘CKD180和輸入時鐘CKIN的相差小于180°，LFFSM模塊將控制碼F加1以增大LFDL的延時，F和C分別是LFDL的微調和粗調控制碼，LFDL的十六個微調步長等于一個粗調步長，所以當F加到二進制1111時，會向C進位，同時F重置成0000;相反，當q=0時，表明反饋時鐘CKD180和輸入時鐘CKIN的相差大于180°，LFFSM模塊將控制碼F減1以減小LFDL的延時，F減到二進制0000時，會向C借位，同時F重置成1111.然后，PD繼續比較CKD180和CKIN的相差并輸出新的q值，LFFSM模塊再次根據新的q值調節F（加1或者減1）.此反饋調節不斷循環，當反饋時鐘CKD180和輸入時鐘CKIN的相差足夠接近180°時，就會出現F加1該相差大于180°而F減1該相差小于180°的現象;此時，q會在0和1之間不斷跳變. 狀態機檢測到該跳變時，將鎖定信號Lock_LF置1，并把LFDL的控制信號（C_dec和F_dec）存入寄存器（regsI）中以控制LFDL-U產生90°相移時鐘，并由SFS通過選擇器（MUX2）將其選擇輸出.鎖定后，當狀態機檢測不到q在0和1之間跳變時，就會判定DLL失鎖并將Lock_LF置0.因DLL一直處在動態調節的狀態，失鎖后，能夠重新鎖定.當時鐘頻率較高時，SFS的輸出FD為0，從而觸發HFFSM工作并使LFFSM保持，而延時線則由LFDL切換到HFDL，鎖定過程與低頻時類似，只是高頻延時線只有微調控制碼S，不再贅述.

3? ?關鍵模塊電路設計

3.1? ?施密特頻率選擇器

頻率選擇器檢測輸入時鐘的頻率，并根據時鐘頻率高低輸出不同的值.為抑制時鐘頻率噪聲，提出一種如圖5所示的施密特型頻率選擇器（SFS），該電路主要由延時各異的延時線（Delay Line），選擇器，D觸發器，一個三輸入同或門以及使能或門構成.單閾值頻率（閾值頻率定義為輸出FD發生狀態跳轉時的輸入時鐘頻率）即EN=0時，SFS的工作原理如下：觸發器DFFS的Q輸出端經反相器接回到其D輸入端，因此DFFS的Qs端在每個時鐘上升沿到來時都會發生狀態跳轉，Qs端的信號值經過延時路徑P2，P1，P0傳到觸發器DFF2～DFF0的D輸入端.在下一個時鐘上升沿到來時，DFF2～DFF0同時將其D輸入端的值D[2 ∶ 0]采樣并輸出到各自的Q端，輸出Q[2 ∶ 0]. 假設路徑P2，P1，P0的延時分別為TP2，TP1，TP0，當EN = 0時，TP2，TP1，TP0的大小關系為TP2 = 2TD，TP1 = TD，TP1 >> TP0 = TH.引入TP0 = TH只是為了滿足DFFs和DFF0保持時間（hold time）的時序要求.當CKIN的時鐘周期TCKIN大于P2的延時TP2時，觸發級寄存器DFFS和采樣級DFF2～DFF0之間不存在時序違例，DFF2～DFF0采樣到的值Q[2 ∶ 0]完全一致;而當時鐘周期TCKIN小于P2（P1）的延時TP2 （TP1） 且大于P0的延時TP0時，觸發級寄存器DFFS和采樣級DFF2（DFF2～DFF1）存在建立時間（setup time）的時序違例，因此Q[2 ∶ 0]不完全一致.三輸入同或門用于比較Q[2 ∶ 0]是否完全一致，當Q[2 ∶ 0]完全一致時，其輸出1，否則輸出0.所以，當TCKIN > TP2時，FD=1;當TP0 < TCKIN < TP2時，FD = 0.因此SFS實現了對輸入時鐘的頻率檢測功能.

因為施密特型頻率選擇器輸出取決CKIN的時鐘周期TCKIN與TP2的關系，所以定義閾值頻率FTH =1/TP2. 當EN = 0時，FTH = 1/（2TD），令FTH2 = 1/（2TD），如圖6（a） EN = 0時所示，時鐘頻率由于噪聲原因在閾值頻率FTH2上下波動時，SFS的輸出FD在0和1之間跳變，極不穩定.借鑒施密特觸發器的原理，利用輸出反饋調節閾值頻率，消除了上述FD不穩定現象. 如圖5所示，EN = 1時，FD可通過選擇器調整TP2和TP1的值. 當FD為1時，閾值頻率FTH = 1/ TP2 = 1/（2TD）; 當FD變為0時，閾值頻率被調整為FTH=1/TP2=1/（2TD + 2△TD）.令FTH1 = 1/（2TD + 2△TD），FTH2 = 1/（2TD），可得SFS的傳輸特性曲線如圖6（b）下側所示，輸出由1跳變到0的閾值頻率為FTH2，跳變到0后閾值頻率調整為FTH1，所以頻率在FTH2上下波動時，不會再造成輸出的不穩定（如圖6（a） EN = 1時所示）.

當時鐘頻率從較低值增加到FTH2時，移相器工作的延時線將從LFDL切換到HFDL，因此FTH2需要同時處在LFDL和HFDL的鎖定頻率范圍內，以確保在接近FTH2的頻率點上，DLL也能正確鎖定;同理，FTH1也需要同時處在LFDL和HFDL的鎖定頻率范圍內，因此LFDL和HFDL支持的鎖定頻率范圍需要有一定的重疊區域.如圖6（b）上側所示，LFDL支持的鎖定頻率范圍[250 MHz，500 MHz]需覆蓋[FMIN，FTH2]，而HFDL支持的鎖定范圍[400 MHz，800 MHz]則需要覆蓋[FTH1，FMAX].因此SFS的頻率參數設定如下，FMIN為250 MHz，FTH2為480 MHz，FTH1為420 MHz，FMAX為800 MHz.

3.2? ?延時線單元

低頻延時線單元（LFDL-U）的結構如圖7（a）所示，由粗調和微調兩個部分組成;通過控制信號C_dec[7：0]和F_dec[15：0]分別使能粗調和微調三態門TBUF陣列中的某個三態門導通實現延時調節.微調步長是一個由兩級反相器構成的緩沖器（BUF）的延時，而粗調步長是微調步長的16倍.

高頻延時線單元（HFDL-U）的結構如圖7（b）所示，是對文獻[11]中延時線結構的改進.時鐘信號的延時量受控制碼S_dec[63：0]控制.與文獻[11]相比，在每個延時單元（delay unit）中引入一個四輸入與非門5，使其多增加了兩條延時路徑（即與非門2，5，6和與非門3，5，6）.以前兩級為例，當S_dec[7：0] =0000 0001時，CKIN信號通過第一級的與非門1，5，6（假設該延時路徑的延時為t1）;當S_dec[7：0]=0000 0010時，CKIN信號通過第一級的與非門2，5，6（假設該延時路徑的延時為t2）;當S_dec[7：0]=0000 0100時，CKIN信號通過第一級的與非門3，5，6（假設該延時路徑的延時為t3）;當S_dec[7：0]=0001 1000時，CKIN信號通過第一級的與非門4，第二級的與非門1，5，6和第一級的與非門6（假設該延時路徑的延時為t4）;剩余的延時調節可以此類推. t4和t1相比，增加了第一級與非門4和第二級與非門6的延時，即t4 = t1 + 2tNAND，其中2tNAND為第一級與非門4和第二級與非門6的延時之和.通過調節與非門1，2，3的負載（插入dummy）使得t2 = t1 +2tNAND /3，t3 = t2 + 2tNAND /3，t4 = t3 + 2tNAND /3.因此延時單元的調節步長為2tNAND /3，相比文獻[11]，調節精度可提高3倍.

4? ?仿真與測試結果

提出的DLL型90°移相器在SMIC 55 nm CMOS工藝下流片，芯片照片如圖8所示.整個芯片面積（包括I/O單元）為1.3 mm×1 mm，核心面積為0.537 mm×0.244 mm.芯片有0°和90°兩路相移時鐘輸出.供電電壓為1.2 V，800 MHz時，功耗約為5.98 mW.

施加給施密特頻率選擇器（SFS）的時鐘信號CKIN從250 MHz切換到480 MHz，再切換回250 MHz，并在480 MHz時添加±5%的頻率噪聲，得到如圖9所示的仿真結果.為了驗證施密特頻率選擇器的頻率噪聲抑制功能，圖9給出了使能信號EN在0和1兩種情況下的仿真波形. 未使能多閾值頻率功能（EN=0）時，480 MHz條件下，受頻率噪聲的影響，輸出會在0和1之間不斷跳變，極不穩定;而使能多閾值頻率功能（EN=1）后，即使在480 MHz時有±5%的頻率噪聲，時鐘信號從250 MHz切換到480 MHz時，SFS的輸出從1穩定切換到0，并保持穩定的0值.可見SFS能有效抑制時鐘頻率噪聲并具有穩定的輸出.

移相器的測試結果如圖10至圖13所示. 圖10是250 MHz時，移相器的輸出波形，兩路輸出時鐘相差為95.04°，誤差為5.6%.圖11給出了800 MHz時的輸出結果，移相器的兩路輸出時鐘相差為92.45°，誤差為2.72%.

圖12給出了250 MHz時，90°相移時鐘的眼圖，該時鐘的抖動峰峰值（p-p jitters）和均方根值（rms jitters）分別為37.8 ps和5.4 ps;圖13給出了800 MHz時，90°相移時鐘的眼圖，該時鐘的抖動峰峰值（p-p jitters）和均方根值（rms jitters）分別為25.9 ps和2.8 ps.

圖12和圖13所示的眼圖有些不平滑，主要原因是芯片輸出管腳與示波器的測試通道之間存在信號反射;另外，信號通路之間的寄生電阻、電容、電感造成的信號串擾也會導致眼圖不平滑.這種時鐘信號眼圖的不平滑，在實際應用中可能會對系統可靠性有一定的影響.幸運的是，數字信號分邏輯0和邏輯1信號，是再生信號（邏輯0由電源地電平生成，邏輯1由電源高電平生成），有一定的抗干擾能力. 在應用電路的90°相移時鐘輸入端可加幾級反相器對該時鐘信號進行數字信號再生，可有效改善時鐘信號質量，降低信號在片外通路反射和串擾對系統可靠性的影響.另外，在實際應用中也可進行阻抗匹配網絡設計，從而有效減小信號反射，避免信號不平滑，改善信號傳輸質量.

提出的結合施密特頻率選擇器DLL型90°移相器的性能總結如表1所示，并與近年發表的文獻作比較.得益于施密特頻率選擇器和雙延時線結構，移相器的鎖定范圍可達到250 MHz至800 MHz，較文獻[4]提升了83%;而且，鎖定頻率遠高于文獻[3]. 提出的移相器面積和功耗稍大，主要原因是提出的DLL型90°移相器包含雙狀態機和雙延時線結構.

5? ?結? ?論

本文分析了受諧波鎖定約束時，傳統單延時線DLL結構的正確鎖定頻率范圍.采用施密特頻率選擇器和雙延時線結構，將DLL型90°移相器的鎖定頻率范圍從單延時線結構的250～500 MHz以及400～800 MHz拓寬為250～800 MHz，提高了37.5%.而且，本設計全部采用SMIC 55 nm CMOS工藝的數字標準單元庫實現并成功流片，所以該移相器支持大規模數字電路自動化設計流程，易集成到大規模數字電路系統中.

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