基于FPGA的科氏質量流量計數字驅動系統設計

劉 文 ，徐科軍,2 ，樂 靜 ，徐浩然 ，張 倫 ，黃 雅 ，劉陳慈

(1.合肥工業大學電氣與自動化工程學院，安徽 合肥 230009；2.工業自動化安徽省工程技術研究中心，安徽 合肥 230009)

0 引言

科氏質量流量計可以直接測量質量流量，測量精度高、重復性好[1]?？剖腺|量流量計有模擬和數字兩種驅動方式。測量氣液兩相流時,模擬驅動可能導致流量管停振。此時，必須采用數字驅動[2-5]。

數字驅動中，許多學者利用現場可編程門陣列(field programmable gate array,FPGA)和數字信號處理器(digital signal processor，DSP)執行驅動任務。這兩種方法都存在著一些問題，例如成本較高[6]、沒有具體細節和驅動效果[7-8]、兩相流下無法避免流量管停振[9]和驅動效果欠佳[10-13]等。

為了更好地對流量管執行控制，本文利用FPGA設計數字驅動系統，由FPGA負責全部的驅動任務，并使用DSP計算質量流量。在單相流工況下進行水流量標定試驗，以驗證是否滿足精度要求。在氣液兩相流下將本文設計的系統與基于DSP的數字驅動進行比較，以驗證驅動效果是否提升。

1 系統方案

在科氏質量流量計中，變送器需要完成的任務有采集速度傳感器信號、更新驅動信號、計算質量流量和控制外設等。為了同時利用FPGA并行執行的優勢和DSP計算能力強的優勢，變送器將圍繞這兩個核心研制。將耗費大量時間的信號采集任務交給FPGA，時序不會與其他任務沖突。驅動任務和質量流量計算任務最為重要，最好可以同步執行。為此，將驅動任務交由FPGA處理，將精度要求更高的質量流量計算任務交由DSP處理。由于外設控制一般與質量流量計算任務都相關，所以外設控制也交由DSP處理。本文以FPGA執行的任務為研究對象，闡述驅動系統的執行方案。

1.1 硬件系統組成

整個硬件系統以Altera公司的FPGA芯片EP4CE115F23I7N和TI公司的DSP芯片TMS320F28335為核心，包括放大濾波電路、模/數轉換器(analog-to-digital converter，ADC)1、ADC2、電壓基準源、電壓跟隨器、ADC3、直接數字式頻率合成器(direct digital synthesizer，DDS)、乘法數/模轉換器(multiplying digital-to-analog converter, MDAC)、功率放大電路、單向訪問隨機存取存儲器(single access RAM，SARAM)、鐵電存儲器(ferro electric fandom access memory，FRAM)、人機接口、4～20 mA電流、串口通信和脈沖輸出等。

硬件系統如圖1所示。

圖1 硬件系統框圖

1.2 工作過程

驅動系統軟件流程如圖2所示。

圖2 驅動系統軟件流程圖

系統工作時，可以并行執行數據通信、計算更新驅動信號幅值信息，以及計算驅動信號頻率、相位信息等任務。

由圖2可以看出，FPGA控制兩個ADC采樣信號，并將兩路信號存至片內隨機存儲器(random access memory,RAM)，與DSP通信。與此同時，FPGA取一路ADC采樣值用于驅動控制。FPGA對所取信號進行無限沖擊響應(infinite impulse response,IIR)數字濾波，繼而檢測信號的過零點。對于驅動信號的頻率、相位參數，計算檢測到正過零點和負過零點，并利用DDS輸出初始驅動信號。對于幅值參數，只在檢測到負過零點計算，并利用MDAC控制驅動信號的幅值。對于固有頻率為102 Hz的科氏質量流量計來說，驅動信號頻率、相位參數的更新頻率為204 Hz，幅值參數更新的頻率為102 Hz。系統通信、頻率、相位參數計算和幅值參數計算可以并行執行。相較于順序執行的處理器，用FPGA處理驅動任務可以加快驅動信號更新速度。

2 關鍵技術

FPGA控制外部ADC采集到速度傳感器信號后，需要與DSP通信和計算驅動參數。其中，與DSP通信需及時、有效，方可保證質量流量計算的精度。計算驅動參數時，可只選用一路速度傳感器信號。ADC采集的數據難免混入噪聲。為此，計算驅動參數前需對數據預濾波。驅動信號為正弦波，需采用有效方法求取驅動信號的頻率、相位和幅值信息。

2.1 數據通信

為了盡可能地加快數據傳輸的速度，FPGA與DSP之間的通信采用并行方式，傳輸24位數據。另外，由兩個信號線START和READY控制通信，時鐘為CLK信號。由于運算速度的限制，DSP可以處理采樣率為7.5 kHz的信號，而FPGA控制的ADC采樣率為15 kHz。所以，需對傳輸給DSP的數據抽樣，即每2個采樣點抽取一個。

通信時，FPGA先將抽樣后數據存至片內RAM中，待DSP需要時再傳送出去。開始傳輸數據時，DSP會向FPGA發送START信號。若此時FPGA已將數據存至RAM中，則FPGA會向DSP發送READY信號。DSP檢測到READY信號后向FPGA發送CLK信號，FPGA會在每一個CLK的上升沿，將預存的一個24位數據以并行方式發送給DSP。

2.2 數字濾波

由于各種干擾，ADC采到的信號難免混入噪聲，需要對信號作預處理。速度傳感器信號正常工作時有一個固有頻率，所以應設置帶通濾波器對信號濾波。而IIR濾波器可以用較少的運算量完成濾波算法。在此，采用三階IIR帶通數字濾波器。

(1)

式中:b1、b2、b3、a1、a2、a3為待定系數。

運算時需采用浮點小數。雖然FPGA具有并行執行的優勢，但是數據處理能力較弱。需要計算小數時，FPGA一般用整數解決。但是，對精度的要求使得本系統必須作小數處理。小數可分為定點小數和浮點小數。浮點小數具有表示更加靈活的特點，其又可進一步分為單精度浮點小數和雙精度浮點小數。浮點數計算要比整數計算消耗更多的資源。出于對計算精度和資源消耗的考慮，本系統在進行小數運算時一般采用單精度浮點數的方式。

在Verilog HDL語言中，需先將要計算的數轉換成符合電氣和電子工程師協會(IEEE)標準的二進制單精度浮點數格式后再作浮點數運算。計算單精度浮點數時可先調用Altera公司的綜合開發工具Quartus Ⅱ中用于數據轉換的IP函數，將待處理的數轉換成符合IEEE標準的單精度浮點數表示格式，再調用計算用的IP函數執行相關運算。

順序執行的處理器，如DSP等，由于對時序有要求，在正常工作時一般一次只能對一段數據執行濾波算法。而FPGA具有并行執行的特性，可以對采樣點進行實時處理。只要有新的采樣點傳來，FPGA就可立即對其濾波，提高了數據處理的實時性，為驅動信號的快速更新奠定基礎。

2.3 頻率測量

驅動信號需追蹤速度傳感器信號的頻率。速度傳感器信號為正弦波。為了以最快的速度更新驅動信號、提升驅動控制效果，選擇信號的正過零點和負過零點來更新驅動信號，每半周期更新一次。

計算頻率時需去除信號偏置的影響。假設速度傳感器信號經過調理電路后，偏置為負。有偏置的速度傳感器信號如圖3所示。

圖3 有偏置的速度傳感器信號

圖3中：t1、t2、t3、t4分別為信號實際過零點。假設在t2時刻計算t1～t2之間正半周信號的頻率，在t3時刻計算t2～t3之間負半周信號的頻率?？梢悦黠@看出，這兩個半周信號的頻率不相同，這種方法得到的不是信號的真實頻率。此外，由于制作工藝的原因，在沒有偏置的情況下，有些科氏質量流量計速度傳感器信號的正半周期和負半周期的時間不一樣，若取半周期計算頻率也不合適。

為了消除偏置，可取整周期信號計算頻率。在t3時刻計算t1～t3之間一個周期信號的頻率，在t4時刻計算t2～t4之間一個周期信號的頻率。這兩次計算的頻率相同，都是真實信號頻率。

采用三點反向Lagrange插值算法進行曲線擬合尋找過零點，從而計算頻率。選取實際過零點之前的兩個點和之后的一個點進行擬合。三點正向Lagrange插值算法的公式為：

(2)

式中:x為需要擬合求取的信號值；x(n-2)、x(n-1)和x(n)為采樣信號的數值；t為x對應的時刻值。

若用式(2)執行插值算法，擬合的曲線是二階的，需解二階方程求出t值，FPGA不易實現。

在此運用逆向思維，將采樣信號的數值與其對應的時刻值交換過來進行插值運算，即采樣值由因變量變為自變量，時刻值由自變量變為因變量。相應的三點反向Lagrange插值公式為：

(3)

由式(3)可知，實際處理時只需要直接令x=0，再代入相應的采樣點的數值，即可求出過零時刻t。

擬合出過零點后再與相應整周期內的采樣點數結合，即可計算出信號頻率。

2.4 相位跟蹤

驅動信號還需追蹤到速度傳感器信號的相位。每計算出一次頻率值，就可得到一個相位補償值。相位信息半周期更新一次。

追蹤相位的原因在于驅動信號與速度傳感器信號同相時,驅動效率最高。速度傳感器信號的相傳關系如圖4所示。

圖4 速度傳感器信號與驅動信號的相位關系圖

驅動信號1為不進行相位補償的方式，檢測到過零點后，由于相位的滯后，在t4時刻才能更新驅動信號，并且相位從零開始?？梢钥闯?，速度傳感器信號與驅動信號顯然不同相，驅動效果欠佳。驅動信號2進行了相位補償，在t4時刻更新驅動信號時，其初始相位不從0開始?？梢钥闯?，速度傳感器信號與驅動信號處在同相狀態，驅動效果較佳。

用FPGA驅動時，由速度傳感器的信號計算出驅動信號的頻率、相位進而輸出到電磁激振器，需經過以下步驟。①進入ADC前的硬件延時以及ADC模數轉換造成的延時。②3階IIR數字濾波器造成的非線性相位滯后。③檢測過零點時，檢測出的離散信號的過零點與實際過零點之間的時間差。④DDS的數模轉換延時及其輸出后級硬件造成的延時。⑤系統程序運行造成的時鐘延時。

其余部分造成的相位差與信號頻率呈線性關系，根據比例關系計算即可。

2.5 幅值控制

FPGA采用非線性幅值控制算法對流量管振動幅值靈活控制，并且在檢測到負過零點時，單周期更新一次驅動信號的幅值信息。

采用比例積分(proportional integrat,PI)控制器控制幅值。它是一種常用的控制器，特點是既能及時控制，又能消除余差。其輸出表達式為：

u(k)=KPe(k)+KITsame(k)+uI(k-1)

(4)

式中:Tsam為采樣周期;KP為比例系數;KI為積分系數。

設速度傳感器信號期望幅值為A0，實際幅值為Ak，引入自然對數，求取PI控制器的輸入誤差，即e(k)=lnA-lnAk，以滿足對動態特性和穩態特性的要求。

3 試驗驗證

為了驗證本文研制的驅動系統在不同流型下都有良好的驅動效果，首先在單相流工況下對基于FPGA驅動系統的變送器進行水流量標定試驗，繼而在氣液兩相流工況下進行FPGA驅動與基于DSP的數字驅動，并對比驅動效果。

3.1 試驗裝置

科氏質量流量計試驗裝置包括可編程邏輯控制器(programmable logic controuer,PLC)控制柜、水箱、水泵、氣液混合器、科氏質量流量計、電動換向器、稱重裝置、空壓機、浮子流量計、羅茨流量計、管道和閥門等，如圖5所示。

圖5 試驗裝置

試驗裝置可以進行單相流和兩相流試驗，通過PLC控制相應器件動作，協調完成整個試驗流程。在進行單相流試驗時，水泵汲取水箱中的水，依次流經氣液混合器、氣動閥1、科氏質量流量計、手動調節閥和球閥2。若需稱重，電動換向器切換到2路，水流進稱重裝置；稱重完成后，由氣動閥2流向水箱。若無需稱重，電動換向器切換到1路，水直接流進水箱。當進行氣液兩相流試驗時，單向閥開啟，空壓機壓縮氣體，經由浮子流量計或羅茨流量計控制進氣量后，在氣液混合器處與水路通道中的水混合形成氣液兩相流，繼而從氣液混合器開始，按照單相流試驗下水的流向流動。

3.2 單相流標定

將研制的基于FPGA數字驅動系統的變送器與艾默生公司生產的DN25 Ω形一次儀表相匹配，并安裝于試驗裝置上；采用稱重法進行單相流水流量標定試驗，以檢測本變送器的質量流量測量精度。其中，標定裝置的不確定度為0.05%。根據國家質量流量計標定流程，先從最大流量點開始標定，每個流量點標定3次；待標定完最小流量點后，再返回最大流量點，以測試變送器是否存在漂移。

標定數據如表1所示。

從表1可以看出：在20∶1的量程比范圍內，本變送器的相對誤差小于0.1%，重復性優于0.05%。

表1 標定數據

3.3 氣液兩相流工況下驅動效果對比

氣液兩相流工況下，流量管的固有頻率劇烈變化，需要驅動信號快速跟蹤速度傳感器信號以維持流量管振動。在FPGA驅動系統中，半周期更新驅動信號的頻率、相位信息，單周期更新驅動信號的幅值信息。為驗證在氣液兩相流工況下，驅動信號的快速更新是否能更好地維持流量管振動，將FPGA驅動系統的驅動效果與基于DSP的驅動系統的驅動效果進行對比。采用DSP執行驅動任務時，約14個周期更新一次驅動信號[10-13]。將基于FPGA驅動的變送器和基于DSP驅動的變送器，分別與艾默生DN25 Ω形一次儀表相匹配，在水流量為60 kg/min、含氣量變化的情況下，進行驅動效果對比試驗。兩種驅動方法中，驅動電壓最高可輸出幅值都為24 V。計算含氣量時，控制進氣量的浮子流量計和羅茨流量計測量精度較低。為此，引入密度降的概念，通過變送器測得的速度傳感器信號頻率值間接反映含氣量[14-17]。

密度降為：

(5)

式中:D0為單相流體的實際密度；D1為混合流體的密度，其計算方法如式(6)所示。

(6)

式中:a1～a4為待標定密度系數；f為速度傳感器信號頻率；ΔT為流體溫度變化值。

采集到速度傳感器信號后，以每段信號中所有峰值的平均值，以及峰值方差來表征驅動效果。若其中一種驅動方法得到平均值越高，則其輸入能量轉化率越高。為此，以峰值平均值表征驅動效率。另外，流量管的振動幅值越穩定，越有利于質量流量測量。為此，以峰值方差來表征波動性。方差越大，說明波動性越大。不同流體狀態下的驅動效果對比如表2所示。

表2 驅動效果對比

由表2可以看出，不同密度降下，使用FPGA驅動得到的信號平均值一直高于DSP驅動，方差一直小于DSP驅動。由此說明，相較于DSP驅動，采用FPGA驅動的效率更高，速度傳感器信號的波動性更小。

在30%密度降下，繪制使用不同驅動方法得到的速度傳感器信號峰值曲線對比圖，如圖6所示。

圖6 峰值曲線對比圖(密度降30%)

由圖6可以看出，該密度降下，用DSP驅動得到的速度傳感器信號峰值波動程度很大，使用FPGA驅動得到的速度傳感器信號峰值波動程度較小。

對兩種驅動方法的驅動信號和速度傳感器信號的頻率、相位匹配情況進行分析。FPGA驅動方法中，每半周期更新一次驅動信號的頻率、相位信息。頻率、相位匹配程度一直處于較佳狀態，使得速度傳感器信號的峰值波動程度更小。在30%密度降下，用FPGA驅動的匹配效果如圖7所示。由圖7可以看出，兩種信號的頻率、相位匹配效果較佳。

圖7 FPGA驅動的匹配效果

在DSP數字驅動方法中，驅動周期更新較長(約14個周期)，驅動信號與速度傳感器信號的頻率、相位匹配結果較差，驅動效果欠佳。在30%密度降下，用DSP驅動匹配效果如圖8所示。由圖8可以看出，兩種信號的頻率、相位匹配效果欠佳。

圖8 DSP驅動的頻率、相位匹配效果

4 結束語

本文從快速更新驅動信號的角度出發，設計了基于FPGA的數字驅動系統。用IIR數字濾波器對單路速度傳感器信號進行預處理，采用三點反向Lagrange插值算法計算頻率和跟蹤相位，通過非線性幅值控制算法控制幅值。利用FPGA的并行特性對驅動信號進行處理，實現了對頻率、相位控制和對幅值控制的并行執行，從而每半周期計算出一次驅動信號頻率、相位參數，并用DDS更新；每單周期計算出一次驅動信號的幅值參數，并用MDAC更新。驅動信號更新的頻率是以速度傳感器信號的頻率為依據的，即速度傳感器信號的頻率越大，驅動信號更新得越快。

將基于FPGA驅動系統的變送器與艾默生DN25型一次儀表相匹配，在單相流下進行標定試驗。試驗結果表明，變送器具有較高的測量精度。在氣液兩相流工況下，將FPGA驅動與DSP驅動的驅動效果進行對比。對比結果表明，由于驅動信號更新速度的提升，FPGA驅動系統可以更好地維持流量管的振動。