基于軟件無(wú)線電平臺(tái)的中頻信號(hào)處理系統(tǒng)設(shè)計(jì)

(哈爾濱醫(yī)科大學(xué)附屬第四醫(yī)院，哈爾濱 150001)

0 引言

軟件無(wú)線電(SDR)的主要設(shè)計(jì)理念是盡可能使A/D和D/A轉(zhuǎn)換器靠近射頻天線端口，并通過(guò)編輯軟件的方法實(shí)現(xiàn)通信硬件的不同功能[1]。考慮到DSP或FPGA受到處理速度和數(shù)據(jù)存儲(chǔ)容量的限制，通常只能在中頻(IF)模塊之前放置A/D和D/A轉(zhuǎn)換器[2]。

經(jīng)典的IF收發(fā)器軟件無(wú)線電結(jié)構(gòu)由T/R開(kāi)關(guān)，低噪聲放大器(LNA)，混頻器，寬帶IF放大器，功率放大器，寬帶濾波器和數(shù)字信號(hào)處理器組成[3]。對(duì)于數(shù)字信號(hào)處理器，它可以由ASIC、DSP和FPGA實(shí)現(xiàn)，但是在軟件無(wú)線電平臺(tái)設(shè)計(jì)過(guò)程中，ASIC不再適用于軟件無(wú)線電系統(tǒng)[4-5]。

本文提出了一種使用ADC+FPGA+DAC的硬件結(jié)構(gòu)模式，實(shí)現(xiàn)軟件無(wú)線電平臺(tái)的中頻信號(hào)處理系統(tǒng)的設(shè)計(jì)，構(gòu)建了使用FPGA數(shù)字處理器控制ADC對(duì)MSK信號(hào)進(jìn)行采樣，實(shí)現(xiàn)將模擬信號(hào)轉(zhuǎn)化成數(shù)字信號(hào)供主機(jī)進(jìn)行處理的整個(gè)過(guò)程。本系統(tǒng)單獨(dú)使用FPGA處理處理中頻數(shù)字信號(hào)數(shù)據(jù)，提高了數(shù)據(jù)處理能力，并設(shè)計(jì)了通用主機(jī)接口拓展相關(guān)通信功能，使得數(shù)字信號(hào)處理技術(shù)可以用于多種通信系統(tǒng)，提高了其實(shí)用性。

1 系統(tǒng)組成及工作原理

在本文設(shè)計(jì)的軟件無(wú)線電平臺(tái)的中頻信號(hào)處理系統(tǒng)中，應(yīng)用了Xilinx FPGA XC2V3000數(shù)字處理器，最大采樣頻率為210 MHz的ADI ADC AD9430模數(shù)轉(zhuǎn)換器(ADC)和最大采樣頻率為300 MHz的ADI DAC AD9753數(shù)模轉(zhuǎn)換器(DAC)，輸入的處理信號(hào)以中頻信號(hào)MSK IF信號(hào)為例，搭建了ADC+FPGA+DAC的MSK通信模塊，通過(guò)通信接口將結(jié)果發(fā)送給主機(jī)，將模擬信號(hào)轉(zhuǎn)化成數(shù)字信號(hào)供主機(jī)進(jìn)行處理，分析了軟件無(wú)線電平臺(tái)的中頻信號(hào)處理系統(tǒng)的整個(gè)處理流程。

在數(shù)字調(diào)制的過(guò)程中，通常使用最小頻移鍵控(MSK)進(jìn)行調(diào)制[6]。MSK具有最小帶寬的二進(jìn)制頻移鍵控信號(hào)，廣泛用于數(shù)字通信系統(tǒng)。為了解調(diào)MSK IF信號(hào)，系統(tǒng)需要具備數(shù)字直接合成(DDS)，下行數(shù)字下變頻(DDC)，同步(相干)解調(diào)等功能[7]。本文設(shè)計(jì)的軟件無(wú)線電平臺(tái)的中頻信號(hào)處理系統(tǒng)的框架圖如圖1所示

圖1 軟件無(wú)線電平臺(tái)的中頻信號(hào)處理系統(tǒng)結(jié)構(gòu)圖

從圖1中可以看出軟件無(wú)線電平臺(tái)對(duì)整個(gè)IF信號(hào)的處理流程，主要模數(shù)和數(shù)模信號(hào)的轉(zhuǎn)化，具體的工程如下：首先采用ADC采樣模數(shù)轉(zhuǎn)換器，將模擬信號(hào)采樣轉(zhuǎn)化為數(shù)字信號(hào)，供數(shù)字處理機(jī)進(jìn)行處理。數(shù)字信號(hào)在經(jīng)過(guò)信號(hào)下變頻后，在數(shù)字信號(hào)處理下，可以存儲(chǔ)在FPGA的緩沖區(qū)中，然后通過(guò)FPGA的并行數(shù)據(jù)接口提供給主機(jī)進(jìn)行使用，加快了數(shù)字信號(hào)的處理速度；經(jīng)過(guò)處理后的數(shù)據(jù)在直接數(shù)字合成器中進(jìn)一步處理，最后將處理后的數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)輸出。

FPGA內(nèi)部信號(hào)處理的流程圖如圖2所示，XC2V3000具有豐富的邏輯處理資源，具備可編程門(mén)陣列邏輯電路，對(duì)軟件無(wú)線電系統(tǒng)的兼容性和可替換性上有著無(wú)可比擬的優(yōu)勢(shì)，比較適合軟件無(wú)線電平臺(tái)的開(kāi)發(fā)。根據(jù)DDS相關(guān)理論[7～9]，F(xiàn)PGA數(shù)字處理器可以控制DAC產(chǎn)生MSK IF信號(hào)，并通過(guò)數(shù)字模擬通道將其傳送到該模塊的ADC前端。根據(jù)帶通采樣定理，本文設(shè)計(jì)的ADC+FPGA+DAC的MSK通信模塊，使用FPGA數(shù)字處理器控制ADC對(duì)MSK信號(hào)進(jìn)行采樣，并在數(shù)字信號(hào)實(shí)現(xiàn)下變頻，解調(diào)，幀對(duì)齊后，通過(guò)通信接口將結(jié)果發(fā)送給主機(jī)，將模擬信號(hào)轉(zhuǎn)化成數(shù)字信號(hào)供主機(jī)進(jìn)行處理，整個(gè)過(guò)程就實(shí)現(xiàn)了基于軟件無(wú)線電平臺(tái)對(duì)于中頻信號(hào)的處理工作。

1.1 DAC數(shù)模轉(zhuǎn)換器

AD9753是一款12位雙數(shù)字輸入數(shù)模轉(zhuǎn)換器，其憑借穩(wěn)定的性能，贏得了業(yè)界廣泛的青睞。由于AD9753內(nèi)部鎖相環(huán)(PLL)電路能夠使輸入時(shí)鐘頻率加倍，因此兩個(gè)輸入的數(shù)字?jǐn)?shù)據(jù)將以輸入時(shí)鐘速度的兩倍速度進(jìn)行模擬信號(hào)的轉(zhuǎn)換，并將轉(zhuǎn)換的信號(hào)發(fā)送出去。因此，F(xiàn)PGA數(shù)字處理器可以使用一半的采樣頻率來(lái)控制DAC[10]。

在FPGA內(nèi)部生成兩個(gè)12位寬，4 096深度的只讀存儲(chǔ)器(ROM)，可以存儲(chǔ)4 096個(gè)采樣單周期正弦波數(shù)據(jù)。根據(jù)DDS相關(guān)理論，可以得到頻率控制字K。兩個(gè)存儲(chǔ)器分別以0和K為初始地址，以2K為增量地址。FPGA通過(guò)時(shí)鐘芯片MC100LVEL16以差分形式將采樣頻率一半的時(shí)鐘信號(hào)輸入到DAC數(shù)模轉(zhuǎn)換器中[11]。以此速率，從兩個(gè)存儲(chǔ)器讀取的數(shù)據(jù)被發(fā)送到DAC的P1B和P2B端口。DAC輸出的模擬信號(hào)將通過(guò)低通濾波器和放大器電路變?yōu)閱晤l信號(hào)。

可以根據(jù)不同的控制字K得到不同輸出頻率的信號(hào)，并在發(fā)送所需的碼字的基礎(chǔ)上進(jìn)行兩個(gè)信號(hào)的編碼組合，從而實(shí)現(xiàn)MSK信號(hào)的傳輸。設(shè)AD9753芯片的相位累加器的位數(shù)為N，AD9753的頻率控制字的相位增量為K，參考的時(shí)鐘頻率為CLKIN，AD9753的頻率控制字為Freq，則根據(jù)DDS相關(guān)的計(jì)算理論[12-13]，可以得到DDS輸出信號(hào)的頻率為：fOUT=(CLKIN*K)/2N，輸出信號(hào)的頻率的分辨率為：ΔfOUT=CLKIN/2N，假定對(duì)于一個(gè)相位累加器的位數(shù)N=32位的芯片來(lái)說(shuō)，參考的時(shí)鐘頻率CLKIN=125 MHz，相位增量取值K=1時(shí)，輸出的信號(hào)評(píng)率是最低的，根據(jù)計(jì)算可知，最低的輸出頻率為0.03Hz，同時(shí)其輸出的信號(hào)頻率的分辨率也是最低的。在實(shí)際的應(yīng)用程序中，K的值不宜過(guò)大，否則會(huì)生成失真的波形，同時(shí)對(duì)于輸出的頻率fOUT理論上的最大值至少應(yīng)該要小于CLKIN/2，經(jīng)過(guò)以上的分析可知，如果想要提高輸出的頻率fOUT的最大值，就需要提高系統(tǒng)的參考的時(shí)鐘頻率CLKIN的值。

1.2 ADC模數(shù)轉(zhuǎn)換器

AD9430是一款12位單芯片采樣模數(shù)轉(zhuǎn)換器，專(zhuān)門(mén)針對(duì)高性能、低功耗和易用性進(jìn)行了優(yōu)化，它的轉(zhuǎn)換速率峰值最高可達(dá)210 MSPS，具有良好的動(dòng)態(tài)性能，適用于寬帶載波和寬帶系統(tǒng)的使用[14]。AD9430的芯片集成了全部的模數(shù)信號(hào)轉(zhuǎn)換包含的必需功能，能夠提供完整的信號(hào)轉(zhuǎn)換策略。由于AD9430內(nèi)部時(shí)鐘管理電路能夠?qū)⑤斎霑r(shí)鐘的頻率除以2，因此輸入時(shí)鐘頻率的一半用作輸出數(shù)據(jù)被鎖存，然后將模擬信號(hào)轉(zhuǎn)換成的12 bit的數(shù)字信號(hào)傳輸?shù)紽PGA中進(jìn)行處理，值得注意的是，AD9430模數(shù)轉(zhuǎn)換器的最高工作頻率超過(guò)了4 GHz，相位Jitter典型值RMS僅為0.2/s，是一款性能非常優(yōu)秀的芯片。因此，F(xiàn)PGA可以使用一半的采樣頻率進(jìn)行數(shù)據(jù)處理。

MSK IF信號(hào)經(jīng)過(guò)處理后，轉(zhuǎn)變成變壓器后的差分信號(hào)，然后輸入到ADC采樣模數(shù)轉(zhuǎn)換器，將差分信號(hào)轉(zhuǎn)化為12 bit的數(shù)字信號(hào)。同時(shí)，F(xiàn)PGA生成采樣時(shí)鐘，并通過(guò)時(shí)鐘芯片MC100LVEL16以差分形式將其輸入到ADC中進(jìn)行處理。ADC通過(guò)數(shù)字端口DA和DB將采樣數(shù)據(jù)發(fā)送到FPGA，并將采樣頻率同時(shí)分為兩個(gè)，以差分形式提供給FPGA作為數(shù)據(jù)同步時(shí)鐘DCO。ADC的數(shù)據(jù)被分配給內(nèi)部寄存器，以便在DCO的下降沿通過(guò)FPGA進(jìn)行數(shù)字下變頻。

圖2 FPGA內(nèi)部信號(hào)處理流程圖

1.3 數(shù)字下變頻(DDC)

DDC的主要目的是將經(jīng)過(guò)數(shù)字混頻ADC采集到的中頻(IF)數(shù)字信號(hào)的頻譜下變頻到基帶信號(hào)中，然后完成抽取濾波，恢復(fù)成原始的信號(hào)，數(shù)字下變頻是采用數(shù)字信號(hào)技術(shù)實(shí)現(xiàn)下變頻的，它主要包含可數(shù)字濾波、正交變換、采樣和抽取等算法，DDC的原理圖如圖3所示。

圖3 DDC原理圖

在本文的設(shè)計(jì)過(guò)程中，由于AD9430采樣的數(shù)據(jù)輸出是兩個(gè)并行的數(shù)字信號(hào)輸出，因此，不需要FPGA進(jìn)行數(shù)據(jù)輸入的奇偶檢驗(yàn)提取。端口DA和DB的輸入數(shù)據(jù)將被直接視為I Road和Q Road信號(hào)，然后采用另一個(gè)I信號(hào)點(diǎn)和另一個(gè)Q的相反符號(hào)信號(hào)點(diǎn)分別實(shí)現(xiàn)信號(hào)的處理乘以(-1)n。

本文設(shè)計(jì)的系統(tǒng)中，通過(guò)8個(gè)并行乘法器和一個(gè)具有8輸入，1輸出的3級(jí)加法器進(jìn)行設(shè)計(jì)，可以獲得八波段FIR濾波器。設(shè)計(jì)了兩組具有相位延遲的濾波器系數(shù)為2 π/T的濾波器，I信號(hào)的過(guò)濾器被延遲后T/2采樣周期，Q信號(hào)不做延遲處理。因此，與Q信號(hào)相比，實(shí)現(xiàn)了I Road和Q Road的時(shí)間對(duì)齊。

在實(shí)施的過(guò)程中，從前面的分析改變采樣頻率為fs=4fL/3。fH變?yōu)?Δf和fL變?yōu)橹绷?DC)信號(hào)經(jīng)過(guò)DDC處理。然后，只有混合2Δf有必要在里面加工FPGA，節(jié)省了乘法器和邏輯單元的FPGA內(nèi)部資源。

1.4 MSK解調(diào)

由于低頻信號(hào)在ADC采樣和DDC處理過(guò)程中已轉(zhuǎn)換為兩部分的I，Q直流信號(hào)，因此MSK解調(diào)過(guò)程也應(yīng)該分為兩部分，分別對(duì)I信號(hào)和Q信號(hào)進(jìn)行調(diào)制，如圖4所示。

圖4 MSK解調(diào)流程圖

在FPGA內(nèi)部生成存儲(chǔ)器，存儲(chǔ)采樣的單周期正弦波數(shù)據(jù)，然后，使用查表法實(shí)現(xiàn)數(shù)據(jù)的查找，以處理頻率從存儲(chǔ)器讀取數(shù)據(jù)，并以頻率為本地振蕩器(LO)信號(hào)2Δ°F產(chǎn)生信號(hào)。隨后，I1、Q1和LO信號(hào)在圖4所示的混合器中混合，頻率分量分別為DC、2Δ°F和4Δ°F。為了確保同時(shí)向LPF發(fā)送四個(gè)信號(hào)，I2和Q2信號(hào)通過(guò)延遲線設(shè)備進(jìn)行處理，處理的延時(shí)時(shí)間與混頻器相同[15]。

之后，使用與多相濾波器相同的方法生成FIR低通濾波器，并改變特定的生成系數(shù)，設(shè)定截止頻率為500 KHz。在LPF之后，過(guò)濾高頻分量并且僅保留DC分量。分別取I1和Q1，I2和Q2的直流分量的平方和累加，得到兩個(gè)頻率的MSK信號(hào)分量的幅度信息。最后，通過(guò)聯(lián)合判斷幅度值來(lái)實(shí)現(xiàn)MSK調(diào)制信號(hào)。

1.5 幀對(duì)齊

在獲得視頻數(shù)字信號(hào)之后，處理數(shù)字信號(hào)對(duì)齊和幀對(duì)齊成為了首要的問(wèn)題。對(duì)于幀對(duì)齊，使用匹配方法進(jìn)行移位寄存器操作[16]。不妨假設(shè)幀頭的長(zhǎng)度為N，然后在FPGA內(nèi)部構(gòu)造長(zhǎng)度為N位的M個(gè)移位寄存器。當(dāng)檢測(cè)到輸入信號(hào)時(shí)，啟動(dòng)當(dāng)前寄存器并同時(shí)準(zhǔn)備下一個(gè)寄存器，然后連續(xù)循環(huán)啟動(dòng)M個(gè)移位寄存器。在每次移位之前事先判斷寄存器的長(zhǎng)度，如果任一寄存器的長(zhǎng)度與之前指定的幀頭的長(zhǎng)度完全相同，則表示幀對(duì)齊成功；否則，繼續(xù)移位直到幀對(duì)齊成功為止。幀對(duì)齊的過(guò)程如圖5所示。

圖5 幀對(duì)齊過(guò)程

1.6 數(shù)據(jù)處理和傳輸

在幀對(duì)齊成功之后，根據(jù)數(shù)據(jù)幀的定時(shí)關(guān)系周期性地收集MSK數(shù)據(jù)，然后解碼每組收集的數(shù)據(jù)，解碼操作通常包括刪除前綴，后綴和奇偶校驗(yàn)位等[17]。對(duì)解碼的數(shù)據(jù)執(zhí)行按位異或運(yùn)算XOR，并將結(jié)果與奇偶校驗(yàn)位進(jìn)行比較。如果兩者相同，則判斷解碼數(shù)據(jù)有效，并以字節(jié)的形式存儲(chǔ)在FPGA內(nèi)部存儲(chǔ)器中；如果不是，則丟棄此數(shù)據(jù)幀并向主機(jī)發(fā)送錯(cuò)誤報(bào)告。

為了能與主機(jī)進(jìn)行通信，在FPGA內(nèi)部添加了生成SPI通信模塊，它是一種全雙工的高速同步通訊總線，能夠保證數(shù)據(jù)傳輸?shù)膶?shí)時(shí)性，SPI通信模塊規(guī)定了4中不同的通訊模式，在實(shí)際的應(yīng)用過(guò)程中，應(yīng)該保證通訊主機(jī)和從機(jī)工作在相同的模式下。SPI通訊模塊的工作方式通過(guò)時(shí)鐘極性和時(shí)鐘相位聯(lián)合確定，同時(shí)通過(guò)通信接口上的轉(zhuǎn)換器件進(jìn)行光耦合隔離和電壓轉(zhuǎn)換。在本文系統(tǒng)的設(shè)計(jì)過(guò)程中，采用的是SPI通信模塊的常用模式0，主機(jī)通過(guò)SPI通信模塊向FPGA處理器發(fā)送編碼數(shù)據(jù)和相應(yīng)的請(qǐng)求。SPI通信模塊接收編碼數(shù)據(jù)，并根據(jù)命令將要存儲(chǔ)的MSK數(shù)據(jù)和錯(cuò)誤報(bào)告發(fā)送給主機(jī)[18-19]。在通訊的過(guò)程中，對(duì)于發(fā)送狀態(tài)機(jī)，必須在通訊時(shí)鐘SCK上升沿到來(lái)之前將通信的數(shù)據(jù)放在MOSI信號(hào)線上。因此其狀態(tài)的改變應(yīng)當(dāng)在時(shí)鐘上升沿到來(lái)之前。因此，本文設(shè)定發(fā)送狀態(tài)機(jī)的在SCK時(shí)鐘的下降沿進(jìn)行狀態(tài)變換，在SCK的低電平中心將需發(fā)送的數(shù)據(jù)壓至MOSI線上；相對(duì)的接收狀態(tài)機(jī)，為了保證通信狀態(tài)跳變的協(xié)作性，也采用SCK下降沿的時(shí)刻作為狀態(tài)跳變的時(shí)間點(diǎn)。在SCK上升沿狀態(tài)下，接收狀態(tài)機(jī)將數(shù)據(jù)采集存儲(chǔ)至接收緩沖口，并在采集完一字節(jié)數(shù)據(jù)后生成標(biāo)志信號(hào)脈沖。這個(gè)脈沖將持續(xù)一個(gè)SCK周期，以便FPGA其余模塊進(jìn)行識(shí)別。

2 系統(tǒng)測(cè)試與分析

在測(cè)試過(guò)程中，本文設(shè)置的參數(shù)如下：IF 120 MHz，帶寬10 MHz，信號(hào)速率1 Mbps，幀速率100 fps，并取模塊的MSK信號(hào)輸出作為模塊的IF信號(hào)輸入，通信速率2 Mbps。測(cè)試時(shí)間為30 h，測(cè)試幀數(shù)為107。

輸出MSK符號(hào)和輸入MSK信號(hào)結(jié)果的比較如圖6所示。經(jīng)過(guò)大量實(shí)際測(cè)試，輸出符號(hào)的平均延遲為1.05 μs。當(dāng)輸入IF信號(hào)的信噪比(SNR)大于10 dB時(shí)，MSK解調(diào)的誤碼率(BER)平均優(yōu)于10-6，通信的誤碼率(BER)平均優(yōu)于10-6，滿(mǎn)足無(wú)線通信的一般要求，能夠勝任對(duì)中頻信號(hào)處理的需求，達(dá)到了本文的設(shè)計(jì)要求。

圖6 實(shí)驗(yàn)結(jié)果比較

3 結(jié)論

本文根據(jù)SDR的思想，設(shè)計(jì)了基于ADC+FPGA+DAC的MSK信息處理通信模塊，還實(shí)現(xiàn)了包括帶通采樣和IF MSK信號(hào)的產(chǎn)生功能。在FPGA內(nèi)部集成實(shí)現(xiàn)了DDC、多相濾波和MSK解調(diào)等數(shù)據(jù)處理。由于該系統(tǒng)基于寬帶IF采樣的SDR架構(gòu)，并且所有信號(hào)控制和數(shù)據(jù)處理都在一個(gè)FPGA中實(shí)現(xiàn)，因此，通過(guò)修改硬件程序可以滿(mǎn)足各種通信系統(tǒng)的要求。由于在信號(hào)采樣過(guò)程中應(yīng)用了數(shù)字下變頻技術(shù)，因此也可以實(shí)現(xiàn)更高載波頻率的IF信號(hào)的處理。該基于軟件無(wú)線電平臺(tái)的中頻信號(hào)處理系統(tǒng)具有良好的通用性和重建性，具有廣闊的應(yīng)用前景。