一種近閾值電源電壓數(shù)控振蕩器

武建平，徐 浩

（1. 江蘇云巔電子科技有限公司，南通 226001；2. 南京郵電大學電子與光學工程學院，南京 210046）

數(shù)控振蕩器（Digital-Controlled Oscillator，DCO）在集成電路中應用廣泛，作為數(shù)字鎖相環(huán)（Digital Phase Locked Loop，DPLL）的輸出信號產(chǎn)生模塊，為無線收發(fā)系統(tǒng)提供本振信號，為片上系統(tǒng)（System-on-Chip，SoC）提供時鐘信號。它由數(shù)字控制字對輸出信號頻率進行調(diào)諧，相比傳統(tǒng)壓控振蕩器（Voltage Controlled Oscillator，VCO），數(shù)字控制字不易受到工藝偏差、電源電壓和溫度變化干擾，具有更好的噪聲免疫特性。

鎖相環(huán)[1][2][3][4]被廣泛應用于通信、信號處理、調(diào)制解調(diào)、自動化控制、時鐘同步和頻率綜合等技術中。傳統(tǒng)鎖相環(huán)設計通常采用模擬方法，采用模擬鑒相器和鑒頻器、電荷泵、環(huán)路反饋信號和壓控振蕩器。DCO 是寬帶DPLL[5][6][7]的關鍵部件。它根據(jù)輸入的控制字，產(chǎn)生對應頻率的時鐘信號，并且數(shù)控鎖相環(huán)的諸多性能如功耗、面積、頻率范圍等均與DCO 的性能密切相關。作為數(shù)控鎖相環(huán)中最為重要的模塊，DCO 必須具有較寬的頻率范圍和較低的相位噪聲性能。常用DCO 有環(huán)形振蕩器、LC 振蕩器兩種結(jié)構(gòu)，前者具有高集成度、低功耗、芯片面積小、調(diào)諧范圍寬等優(yōu)點。目前大多數(shù)設計采用環(huán)形振蕩器結(jié)構(gòu)以滿足DCO在低電壓工作，雖然環(huán)形振蕩器適合于低電壓環(huán)境工作，但其噪聲性能差強人意，要達到與LC 結(jié)構(gòu)振蕩器相同的相位噪聲性能，環(huán)形振蕩器需要消耗高達450倍的電流值。因此采用環(huán)形振蕩器實現(xiàn)DCO 是以犧牲噪聲性能來換取低功耗性能。相反LC 諧振腔振蕩器雖然使用了電感，電容等較大面積的無源器件，通常具有較大芯片面積和較高功耗，但LC 諧振腔的選頻作用使得頻譜中的相噪和抖動較低，提供了相對純凈的頻譜，適合通信電路中作為本振電路來使用。因此，環(huán)形振蕩器更適用低功耗，高集成度，對信號相噪要求不高的場合。當需要的噪聲性能要求較高時，相比于功耗較大的Colpitts 型LC 振蕩器，頻譜純凈且中心頻率高的交叉耦合型LC 振蕩器更加適合。

降低電源電壓是降低功耗最直接有效的方法，與模擬鎖相環(huán)相比，數(shù)字模塊在低電壓下的表現(xiàn)更好，采用近閾值電壓能更充分的體現(xiàn)數(shù)字電路優(yōu)勢。如何在較低的電源電壓下設計DCO 是降低電路功耗的必由之路。針對低功耗、高性能的需求，提出了一款工作在近閾值電源電壓環(huán)境下的數(shù)控振蕩器。采用用橋電容技術和電流復用結(jié)構(gòu)，提高了頻率分辨率，降低了功耗。

1 DCO 設計與優(yōu)化

常用數(shù)控振蕩器[8][9]有環(huán)形振蕩器、LC 振蕩器兩種結(jié)構(gòu)，其中環(huán)形振蕩器具有高集成度、低功耗、芯片面積小、調(diào)諧范圍寬的優(yōu)點，但當環(huán)形振蕩器的頻率增加時相位噪聲急劇惡化，因此只能用于對本振信號要求不是很嚴格的場合。與之相比LC 諧振腔振蕩器因為使用了電感，電容等較大面積的無源器件，LC振蕩器通常具有較大的芯片面積和較高的功耗，但是LC 諧振腔的選頻作用使得頻譜中的相噪和抖動較低，提供了相對純凈的頻譜。

圖1 DCO結(jié)構(gòu)簡圖

圖1為一個基本的數(shù)控振蕩器結(jié)構(gòu)，可變電容陣列的各支路電容由相應的數(shù)字信號控制，控制信號di 具有不同的權重，各支路的電容大小是成倍數(shù)增長的，分別為C、2C、4C、8C 等，以此類推。高有效位控制大容值電容，低有效位控制小容值電容，振蕩器頻率分辨率受限于陣列中容值最小的電容。

1.1 基于橋接電容的高分辨率數(shù)控振蕩器

針對Σ-Δ 調(diào)制器電路較為復雜，功耗較大，電源電壓驅(qū)動能力較低，且振蕩器工作在高頻段，調(diào)制器在這種條件下可能會引入額外的噪聲甚至影響正常工作的問題。本文采用了如圖2所示的數(shù)控振蕩器。

圖2 基于橋接電容的高分辨率DCO

圖3 DCO基本電容單元

設計采用了橋電容技術[10]和電流復用結(jié)構(gòu)，提高了頻率分辨率，降低了功耗，如上圖3所示。基于LC 振蕩器的DCO 包含兩個相同的可調(diào)電容陣列，粗調(diào)電容陣列和細調(diào)電容陣列，它們均由8位數(shù)字端OTW 控制。兩個反向并聯(lián)的PMOS 對組成了電容陣列中的基本單位電容單元，其電容值受OTW 控制。當OTW 較高時，pair1部分工作在反型區(qū)，而pair2部分工作在耗盡區(qū)。當OTW 較低時，pair1部分工作在耗盡區(qū)，而pair2部分工作在反型區(qū)。因此，通過兩個部分輪流工作來減小電容的差值從而減小了最小電容值。在pair1和pair2部分中晶體管的大小分別為800/65和400/65，導致單位電容ΔCu 大約200aF，對應頻率分辨率為200kHz/LSB。通過對橋接電容和精調(diào)電容陣列總電容微分，計算出精調(diào)電容陣列的單位可變電容ΔCunit，推導如下：

式中，CT為接入橋接電容調(diào)制后橋接電容與精調(diào)電容陣列的總電容；Cf為精調(diào)電容陣列的總電容，則經(jīng)過調(diào)制后的最小單位可變電容值為：

將ΔCu= 200aF，Cb= 12.6Cu和Cf= 63Cu帶入式（2）中，可得到單元電容約為2aF，頻率分辨率約為3kHz/LSB。理論計算可知，該頻率分辨率所產(chǎn)生的相位噪聲約為-135dBc/Hz@1MHz。

為了降低功耗，在0.6V電壓下采用電流復用結(jié)構(gòu)，如圖4所示。通過將NMOS 和PMOS 疊加成交叉耦合對，同一電流從近閾值電源流入晶體管，電流被再利用。與交叉耦合型LC 振蕩器相比，電流復用只用了一半晶體管即可達到能量補償效果，降低了近一半功耗。

圖4 電流復用結(jié)構(gòu)

1.2 相位噪聲分析

傳統(tǒng)振蕩器的相位噪聲[11][12]主要由幅度噪聲和相位噪聲構(gòu)成，兩種噪聲的功率譜密度分別占總噪聲功率譜密度一半。假設振蕩器輸出為正弦信號（3）

幅度噪聲一般指輸出信號在幅度A（t）上的變化。通常，幅度上的變化與振蕩器輸出的大信號相比相對較小。鎖相環(huán)中，幅度輕微變化也能通過鎖相環(huán)固有的限幅機制使幅度變化逐漸變小最終使振幅趨于平穩(wěn)，對幅度的輕微變化并不敏感。因此，通常情況下可以忽略幅度噪聲，并將A（t）近似為常數(shù)。

相位噪聲是輸出信號在相位上的變化。在無線通訊中對本振電路的相位噪聲性能要求較高，是設計振蕩器的重要指標。在時域中，振蕩器的相位噪聲表現(xiàn)為周期不穩(wěn)定，即輸出信號一個周期時間不斷變化，在某一范圍內(nèi)抖動，并非嚴格的每個振蕩周期相同。在頻域中，相位噪聲則表現(xiàn)為頻譜中摻雜了不需要的頻率。對于理想的振蕩器來說，在輸出信號中只需要諧振頻率，所以頻譜是一個單一脈沖，而在實際情況中振蕩器的頻譜是在中心頻率的兩邊摻雜了許多噪聲頻率形成了兩條“裙帶”。混頻時，裙帶的存在會對收發(fā)信號產(chǎn)生嚴重影響，使信號失真。

圖5 DCO量化噪聲產(chǎn)生模型

圖5所示的模型顯示了數(shù)控振蕩器在有限的頻率分辨率下將信號量化從而產(chǎn)生量化噪聲的問題。當連續(xù)的控制信號d 被量化為離散的數(shù)字調(diào)諧字后，若數(shù)控振蕩器的頻率分辨率ΔfLSB，在實際測量中，實際的頻率會偏移理想頻點±ΔfLSB/2。這一頻偏隨后通過2π/s 積分后從頻率轉(zhuǎn)化為角頻率。DCO 控制字通常跨越多個量化階，因此數(shù)控振蕩器的量化噪聲模型可以看作多個量化階噪聲均值，像白噪聲加在整個系統(tǒng)中，可以用隨機變量Δfn，0來表示其方差

總體的相位噪聲功率是在零頻率到奈奎斯特頻率（參考頻率fR的一半）內(nèi)是均勻分布的[13]，因此，Δfn，0的單邊頻譜密度為：

其中，頻偏Δfn，0到轉(zhuǎn)化到相位φ 經(jīng)數(shù)控振蕩器輸出后，單邊功率譜密度變?yōu)椋?/p>

實際上，數(shù)控振蕩器的輸入信號并非理想的脈沖函數(shù)，而是用較窄的矩形波，因此式（6）需要再加上一個零階保持項，后得到量化頻率噪聲為：

式（7）顯示出了與在頻譜上與熱噪聲同樣的衰減特性。在不采用Σ-Δ 調(diào)試器加抖或其它調(diào)制方法下，依靠物理上減小電容值所能達到的最精確的分辨率不能滿足5G 通信標準要求。若Σ-Δ 調(diào)制器加抖前頻率分辨率ΔfLSB為12kHz，參考頻率fR為26MHz，計算可得在頻偏400kHz 處的相位噪聲為-121dBc/Hz，這與數(shù)控振蕩器本身的相位噪聲已經(jīng)達到相當?shù)臄?shù)量級。若通過加抖使得分辨率ΔfLSB 提高到到39Hz，這將使量化相位噪聲降低48dB，但因為使用了調(diào)制器，所以還需計算由調(diào)制器產(chǎn)生的噪聲。

本文中數(shù)控振蕩器使用橋接電容來實現(xiàn)頻率高分辨率，無需采用調(diào)制器來加抖提高分辨率，在提高分辨率、減小量化誤差的同時并未引入由調(diào)制器產(chǎn)生的噪聲。省去了調(diào)制器的復雜電路，振蕩器整體功耗進一步降低。

2 實驗與驗證

采用優(yōu)化后DCO 的ADPLL 在130nm CMOS 工藝下流片，核心面積為0.64mm2，版圖如圖6 所示。其中DCO 工作在0.6V電源下，總電流為1mA，功耗為0.6mW。

圖6 ADPLL流片版圖

圖7 DCO傳輸曲線圖

如圖7所示，優(yōu)化后的DCO 分辨率為3kHz/LSB，調(diào)節(jié)范圍為2.4GHz 到2.5GHz。DCO 相位噪聲仿真結(jié)果如圖8 所示，在調(diào)頻范圍內(nèi)，其噪聲性能隨著頻率的升高而逐漸變差。在中心頻率2.4GHz 處，DPLL 相位噪聲性能測試結(jié)果如圖9 所示。由圖9 可以看出在2.4GHz 處，ADPLL 帶外相位噪聲為-131dBc/Hz@1MHz 頻偏，其中大部分帶外噪聲由DCO 貢獻，小部分噪聲來自于環(huán)路中未被濾波器完全濾除的其它元件的噪聲。本文DCO 的最終測試如表1所示。

圖8 DCO帶外相位噪聲測量結(jié)果

圖9 2.4GHz處相噪測試結(jié)果

表1 DCO流片測試結(jié)果

3 結(jié)束語

本文提出了一款數(shù)控振蕩器結(jié)構(gòu)采用橋電容技術和電流復用結(jié)構(gòu)，提高了頻率分辨率，降低了功耗。在0.6V 低壓電源下采用電流復用結(jié)構(gòu)，通過將NMOS 和PMOS 疊加成交叉耦合對，同一電流從近閾值電源流入晶體管，電流重復利用。在低壓電源的條件下實現(xiàn)較低功耗。工程流片實測結(jié)果顯示采用優(yōu)化后的DCO 基本上實現(xiàn)了低功耗和高性能需求，有一定的工程實用價值和參考意義。