一種高效率的多天線信號(hào)檢測(cè)方案的設(shè)計(jì)與實(shí)現(xiàn)

朱 捷 席 兵 劉 勇

1(重慶郵電大學(xué)通信與信息工程學(xué)院 重慶 400065)2(重慶郵電大學(xué)通信網(wǎng)與測(cè)試技術(shù)重點(diǎn)實(shí)驗(yàn)室 重慶 400065)

0 引 言

現(xiàn)代無(wú)線通信系統(tǒng)中，良好的接收機(jī)設(shè)計(jì)對(duì)于系統(tǒng)性能的發(fā)揮起到重要保障作用。隨著近兩年TM9模式的逐步商用，針對(duì)多天線技術(shù)的增強(qiáng)特性逐步部署于現(xiàn)有的移動(dòng)通信系統(tǒng)中，對(duì)于信號(hào)檢測(cè)環(huán)節(jié)的設(shè)計(jì)及優(yōu)化工作提出了新的挑戰(zhàn)。當(dāng)前市場(chǎng)上以Xilinx、Wasiela為代表的公司研發(fā)的主流產(chǎn)品IP集中在MMSE和k-best兩種檢測(cè)器上，高吞吐、低延時(shí)的檢測(cè)模塊設(shè)計(jì)仍然為研究熱點(diǎn)。文獻(xiàn)[1]提出了一種基于乒乓操作的多天線檢測(cè)方案，其應(yīng)用場(chǎng)景簡(jiǎn)單、數(shù)據(jù)量小，不能滿足現(xiàn)有的吞吐和存儲(chǔ)需求。文獻(xiàn)[2]提出了一種基于MGS-QR分解的高效檢測(cè)器結(jié)構(gòu)，通過數(shù)據(jù)級(jí)并行、任務(wù)級(jí)并行等策略提高了計(jì)算效率，但該設(shè)計(jì)方案復(fù)雜度過高，硬件資源損耗過多。文獻(xiàn)[3]的設(shè)計(jì)方案能很好地應(yīng)用于無(wú)線空中接口系統(tǒng)，具有良好的EVM指標(biāo)及吞吐性能，但該方案不支持多天線增強(qiáng)特性，如TM9下的信道估計(jì)是基于DMRS(DeModulation Reference Signal)的，模塊需進(jìn)一步優(yōu)化以滿足新的應(yīng)用需求。

針對(duì)現(xiàn)有方案的不足，本文提出了一種高效率的多天線信號(hào)檢測(cè)方案。針對(duì)高帶寬、高吞吐的設(shè)計(jì)需求，將DDR3存儲(chǔ)器整合至接收端信號(hào)檢測(cè)環(huán)節(jié)，并采取基于AXI4-Stream接口封裝的形式實(shí)現(xiàn)了高速的數(shù)據(jù)交互。通過功能劃分及模塊集成，接收端形成一種近似流水線的工作方式，并行處理各子幀數(shù)據(jù)。本文方案現(xiàn)已應(yīng)用于一款空口監(jiān)測(cè)儀表中，具備實(shí)用性。

1 多天線信號(hào)檢測(cè)方案

1.1 DDR3讀寫模塊設(shè)計(jì)

隨著信號(hào)處理技術(shù)的發(fā)展，僅依靠片內(nèi)的存儲(chǔ)資源是遠(yuǎn)遠(yuǎn)不夠的，本文采取了片外DDR3的方式實(shí)現(xiàn)各個(gè)模塊的高速數(shù)據(jù)交互。

Xilinx公司為DDR3提供了MIG IP核作為控制器，并提供實(shí)例設(shè)計(jì)便于對(duì)用戶接口進(jìn)行封裝，極大地便利了開發(fā)工作，但由于其讀寫指令通道復(fù)用需要實(shí)時(shí)關(guān)注兩個(gè)ready信號(hào)，造成了時(shí)序操作上的不方便[4]。為了解決這一問題，可以采取將DDR3控制器封裝為AXI總線接口的方式，充分利用其讀寫通道分離的特點(diǎn)實(shí)現(xiàn)雙向的數(shù)據(jù)傳輸，同時(shí)又結(jié)合了SOC的架構(gòu)優(yōu)勢(shì)，方便掛在總線上的PL端通過地址訪問。AXI4總線包含三種類型的接口，即AXI4、AXI4-lite、AXI4-stream。考慮到項(xiàng)目中需處理的數(shù)據(jù)量較大，本文選取了最佳的AXI4-Stream[5]。

數(shù)據(jù)讀寫的整體設(shè)計(jì)如圖1所示，由PL端發(fā)起讀寫操作命令，通過MIG控制片外DDR3。基于AXI4-Stream的流接口封裝，收發(fā)雙方可采取點(diǎn)對(duì)點(diǎn)的數(shù)據(jù)傳輸方式，故不需要總線地址，數(shù)據(jù)吞吐率較高，但開發(fā)人員需要自行封裝控制地址的映射和讀寫仲裁等。本文在讀寫仲裁方面進(jìn)行了簡(jiǎn)單的輪轉(zhuǎn)FIFO設(shè)計(jì)，即數(shù)據(jù)的讀寫總線命令同時(shí)有效時(shí)，進(jìn)行控制協(xié)調(diào)并分別例化一個(gè)FIFO用于緩存地址和數(shù)據(jù)。仲裁模塊通過MIG側(cè)的優(yōu)先級(jí)輪換邏輯實(shí)現(xiàn)輪流讀取，即每次選一個(gè)FIFO讀取直至為空再重新選擇。

圖1 DDR3讀寫模塊設(shè)計(jì)

1.2 信號(hào)檢測(cè)方案整體設(shè)計(jì)

在此基礎(chǔ)上，將DDR3模塊整合至接收端物理層的信號(hào)檢測(cè)。此時(shí)數(shù)據(jù)讀寫操作對(duì)象主要為頻域數(shù)據(jù)和信道估計(jì)值，故與DDR3進(jìn)行數(shù)據(jù)交互的模塊為信道估計(jì)、同步時(shí)偏修正、MIMO檢測(cè)模塊。設(shè)計(jì)中為了達(dá)到低耦合的設(shè)計(jì)目標(biāo)，將參考信號(hào)的提取集成到信道估計(jì)模塊實(shí)現(xiàn)，同時(shí)由于多個(gè)物理信道在檢測(cè)流程上相似，故將MIMO檢測(cè)模塊集成為下行接收端所有信道復(fù)用的一個(gè)模塊。為了便于各子幀檢測(cè)時(shí)數(shù)據(jù)同步，本文采取DDR3統(tǒng)一存儲(chǔ)數(shù)據(jù)，資源解映射模塊進(jìn)行狀態(tài)地址信息交互，然后再調(diào)度數(shù)據(jù)給MIMO檢測(cè)模塊的方式。此時(shí)下行接收端在進(jìn)行信號(hào)檢測(cè)時(shí)各模塊間相互獨(dú)立，整體形成一種近似流水線的工作方式，設(shè)計(jì)方案如圖2所示。

圖2 信號(hào)檢測(cè)整體設(shè)計(jì)

所有天線的多路IQ數(shù)據(jù)依次經(jīng)過低電壓差分信號(hào)(Low-Voltage Differential Signaling, LVDS)接口適配、去直流、頻偏修正、幀同步、FFT和時(shí)偏修正等模塊進(jìn)入CRS(Cell-specific reference signal)信道估計(jì)和數(shù)據(jù)DDR3存儲(chǔ)，然后進(jìn)行多用戶(UE)場(chǎng)景下的信號(hào)檢測(cè)。具體流程如下：

(1) CRS信道估計(jì)模塊將數(shù)據(jù)以頻域幀結(jié)構(gòu)的形式輪流存入DDR中，最多存儲(chǔ)4份子幀數(shù)據(jù)。

(2) 一個(gè)子幀數(shù)據(jù)寫入DDR完畢即可拉高對(duì)應(yīng)標(biāo)志端口電平，通知后級(jí)資源解映射模塊提取數(shù)據(jù)。然后依次提取PBCH、PCFICH、PDCCH信道數(shù)據(jù)，送往后級(jí)譯碼模塊進(jìn)行信道譯碼。

(3) 考慮到多個(gè)UE的情況，PDCCH譯碼模塊每譯碼出一個(gè)UE的DCI(Downlink Control Information)，進(jìn)而計(jì)算出UE的參數(shù)，如調(diào)制模式、RE數(shù)量、碼塊大小、碼流數(shù)目等[6]。根據(jù)UE的參數(shù)，資源解映射模塊計(jì)算出UE所占用的PDSCH位置，從DDR中讀出UE的數(shù)據(jù)。

(4) 根據(jù)DCI提示的傳輸類型，如果是TM7-TM9，則將UE的數(shù)據(jù)送往DMRS信道估計(jì)模塊，然后送往MIMO檢測(cè)模塊，否則直接送往MIMO檢測(cè)模塊。將該模塊的數(shù)據(jù)送入PDSCH模塊進(jìn)行譯碼，從而得到一個(gè)UE的數(shù)據(jù)。

(5) 獲取另一個(gè)UE的DCI信息，重復(fù)執(zhí)行第(3)步至第(5)步，直至將一個(gè)子幀里面的所有UE數(shù)據(jù)處理完畢?？紤]到如果出現(xiàn)異常中斷情況，即在執(zhí)行第(6)步的過程中DDR的提示狀態(tài)發(fā)生了改變，那么FPGA執(zhí)行完當(dāng)前的UE操作后會(huì)立即跳轉(zhuǎn)到第(2)步進(jìn)行下一輪操作，同時(shí)保存上一個(gè)子幀的所有狀態(tài)，在執(zhí)行完P(guān)BCH、PCFICH和PDCCH譯碼后，F(xiàn)PGA再接著處理上一個(gè)子幀的UE數(shù)據(jù)。如果完全執(zhí)行結(jié)束，那么FPGA從第(2)步開始一輪新的操作。最終，將PDSCH、PBCH、PCFICH輸出的數(shù)據(jù)進(jìn)行組裝后輸出。

在該設(shè)計(jì)模式下，接收端在遍歷子幀時(shí)可以達(dá)到并行處理數(shù)據(jù)的特點(diǎn)，即前一子幀的數(shù)據(jù)存儲(chǔ)和后一子幀的數(shù)據(jù)處理同步進(jìn)行，整體上提高了數(shù)據(jù)的實(shí)時(shí)處理能力，為后續(xù)模塊贏取時(shí)間。經(jīng)過測(cè)試，在200 MHz差分時(shí)鐘下以1個(gè)符號(hào)的12個(gè)子載波為基本單位，寫入連續(xù)讀出離散的情況下，DDR3的性能達(dá)到600 MB/s。

2 MIMO檢測(cè)模塊

2.1 流程設(shè)計(jì)

由上述分析可知，該方案中DDR3模塊負(fù)責(zé)數(shù)據(jù)存儲(chǔ)，資源解映射模塊負(fù)責(zé)各階段的資源位置提取，通過與DDR3進(jìn)行地址信息交互調(diào)度數(shù)據(jù)給MIMO檢測(cè)模塊，核心計(jì)算部分為MIMO檢測(cè)模塊。本文選取主流的MMSE檢測(cè)器，采取流水線結(jié)構(gòu)，充分利用了FPGA并行處理數(shù)據(jù)的優(yōu)勢(shì)。

MIMO檢測(cè)模塊進(jìn)行的是反向預(yù)編碼、解層映射和復(fù)原調(diào)制符號(hào)最優(yōu)估計(jì)的處理，該模式需滿足不同的傳輸模式。針對(duì)當(dāng)前的LTE-A系統(tǒng)，實(shí)現(xiàn)時(shí)采取了每個(gè)子幀完成14列OFDM符號(hào)的信道估計(jì)后統(tǒng)一進(jìn)行MIMO檢測(cè)的方案，在同一子幀內(nèi)采取了遍歷子載波的檢測(cè)方式。檢測(cè)流程設(shè)計(jì)如圖3所示。

圖3 MIMO檢測(cè)流程設(shè)計(jì)

具體包括：

(1) 通過資源解映射模塊添加子幀、OFDM符號(hào)列數(shù)、子載波號(hào)等地址信息向DDR3請(qǐng)求數(shù)據(jù)。

(2) DDR3通過AXI4-Stream接口返回地址及數(shù)據(jù)信息給MIMO檢測(cè)模塊。

(3) 通過拆分控制流信息讀取傳輸模式，參數(shù)有誤則Security驗(yàn)證失敗。

(4) 由讀取的頻域數(shù)據(jù)rm(i)及信道估計(jì)數(shù)據(jù)Hm ,n(i)構(gòu)造等效信道矩陣H和接收向量r。Hm ,n(i)表示接收天線m與發(fā)射天線n之間的第i個(gè)數(shù)據(jù)符號(hào)的信道估計(jì)值，rm(i)表示接收天線接收的第i個(gè)數(shù)據(jù)符號(hào)的數(shù)據(jù)。構(gòu)造等效信道矩陣的過程即對(duì)應(yīng)解預(yù)編碼，不同的傳輸模式對(duì)應(yīng)不同形式的等效信道矩陣[7-10]。

(5) 執(zhí)行檢測(cè)算法，即本文選擇的MMSE算法：

(1)

(6) 解層映射及后續(xù)處理，主要針對(duì)發(fā)射分集模式，對(duì)結(jié)果中一個(gè)數(shù)據(jù)流求共軛。

2.2 關(guān)鍵子模塊劃分

按照自頂向下的設(shè)計(jì)原則，對(duì)檢測(cè)模塊進(jìn)行了FPGA設(shè)計(jì)，頂層的設(shè)計(jì)框圖如圖4所示。

圖4 MIMO檢測(cè)模塊頂層設(shè)計(jì)

控制模塊主要包括時(shí)鐘信號(hào)、復(fù)位信號(hào)、握手信號(hào)、參數(shù)控制流等。時(shí)鐘管理方面，采取了全局時(shí)鐘緩沖(BUFG)的方法，即一個(gè)高扇出緩沖器，它將信號(hào)連接到全局布線資源，實(shí)現(xiàn)了整個(gè)系統(tǒng)的同步。

矩陣求逆部分是限制吞吐性能的主要瓶頸。目前，LTE-A系統(tǒng)中基站端接收天線數(shù)至多為8，故運(yùn)算中復(fù)矩陣B的形式為2×2、4×4、8×8，且均為Hermite正定矩陣。國(guó)內(nèi)市場(chǎng)處于4×4MIMO初步商用的階段，故本文設(shè)計(jì)主要支持中小規(guī)模MIMO，即4維以下的矩陣求逆。

2.3 基于Cholesky分解的矩陣求逆模塊設(shè)計(jì)

基于Cholesky分解的矩陣求逆方案的基本思想是通過矩陣分解簡(jiǎn)化為下三角陣求逆的問題，可拆分為Cholesky分解、下三角矩陣求逆、矩陣乘法三個(gè)模塊。

以4×4的矩陣規(guī)模為例，其Cholesky分解形式如下：

(2)

由數(shù)據(jù)依賴關(guān)系可以看出，Cholesky分解是基于開方運(yùn)算來實(shí)現(xiàn)的，且每一列的數(shù)據(jù)運(yùn)算均依賴于前幾列的元素。故設(shè)計(jì)時(shí)，拆分為4個(gè)Col子模塊，每個(gè)子模塊完成一列元素的計(jì)算并緩存初始的輸入數(shù)據(jù)。具體即Col1模塊輸入目標(biāo)矩陣的下三角元素，計(jì)算出下三角矩陣L中的第一列元素并緩存剩余元素；Col2模塊的輸入數(shù)據(jù)為Col1模塊的輸出及緩存的原矩陣剩余元素。以此類推，分解為4級(jí)實(shí)現(xiàn)，各模塊輸出時(shí)將計(jì)算出的結(jié)果與寄存的非計(jì)算元素輸出至下一模塊即可。

為了提高運(yùn)算效率，4個(gè)子模塊計(jì)算時(shí)均通過數(shù)據(jù)依賴關(guān)系拆分組合邏輯于內(nèi)部流水實(shí)現(xiàn)，每一列處理均優(yōu)先計(jì)算出主對(duì)角線元素，然后依次參與非對(duì)角線元素的計(jì)算。如Col1模塊的l21、l31、l41的計(jì)算均依賴于l11，先計(jì)算出l11并緩存，再并行處理l21、l31、l41的計(jì)算。Col2和Col3模塊時(shí)序較為復(fù)雜，圖5給出了第二列的流水線設(shè)計(jì)結(jié)構(gòu)。Col4模塊主要計(jì)算l44元素，累積誤差已經(jīng)較為明顯，其取值依賴于l41、l42、l43，故在截位操作時(shí)需保障精度。子模塊間通過valid、ready握手信號(hào)控制。

圖5 Col2模塊的流水線結(jié)構(gòu)設(shè)計(jì)

由Cholesky分解得到下三角矩陣，求逆后進(jìn)行矩陣乘法即可得到最終結(jié)果?；跀?shù)據(jù)依賴關(guān)系采取了流水+空間并行的方式，即脈動(dòng)陣列求解。傳統(tǒng)的設(shè)計(jì)均是針對(duì)上三角矩陣，由于上三角陣與下三角陣存在良好的轉(zhuǎn)置對(duì)稱關(guān)系，故二者的脈動(dòng)陣列設(shè)計(jì)幾乎完全相同，僅需調(diào)整進(jìn)入PE單元的元素順序即可。本文使用了傳統(tǒng)的設(shè)計(jì)方案，即單元設(shè)計(jì)仍是基于乘加單元和除法單元。

2.4 2×2MIMO下的全流水設(shè)計(jì)結(jié)構(gòu)

對(duì)于2×2MIMO系統(tǒng)，矩陣維度最小，設(shè)計(jì)中希望進(jìn)一步提高模塊的吞吐率。2×2場(chǎng)景下Cholesky分解模塊與三角陣求逆模塊間的數(shù)據(jù)依賴關(guān)系較為簡(jiǎn)單，為了減少緩存數(shù)據(jù)消耗的寄存器資源同時(shí)提高運(yùn)算效率，本文又提出了一種無(wú)數(shù)據(jù)回流的全流水線設(shè)計(jì)結(jié)構(gòu)。

設(shè)輸入正定矩陣為A，元素用aij表示。

經(jīng)過Cholesky分解后得到下三角矩陣L如下：

(3)

對(duì)于下三角矩陣的求逆即為：

(4)

在二維矩陣規(guī)模中，經(jīng)過Cholesky分解后可以根據(jù)數(shù)據(jù)依賴關(guān)系由數(shù)據(jù)流直接構(gòu)建出逆矩陣LINV的形式，無(wú)需再對(duì)中間過程三角陣的元素進(jìn)行位置標(biāo)識(shí)。對(duì)于求解LINV(2,1)，數(shù)據(jù)依賴于l11、l22和l21，進(jìn)一步拆分組合邏輯，設(shè)計(jì)為先求解對(duì)角線元素，再利用對(duì)角線元素的結(jié)果進(jìn)行兩次乘法運(yùn)算避免了更為復(fù)雜的除法運(yùn)算，達(dá)到快速求解的目的。整體上模塊的輸入端可以同時(shí)處理目標(biāo)矩陣所有元素，內(nèi)部轉(zhuǎn)化為3路數(shù)據(jù)流并行處理的流水線結(jié)構(gòu)，極大地提高了模塊的吞吐率。模塊內(nèi)部涉及的乘法、除法、開方運(yùn)算均通過Xilinx公司提供的成熟的IP核來實(shí)現(xiàn)，一定程度上保證了計(jì)算精度和性能發(fā)揮。2×2矩陣求逆整體設(shè)計(jì)結(jié)構(gòu)如圖6所示。

圖6 求逆模塊流水線結(jié)構(gòu)設(shè)計(jì)

3 測(cè)試結(jié)果與分析

為了更好地評(píng)估設(shè)計(jì)方案，本節(jié)以ZYNQ系列的XC7Z100-2FFG900 FPGA芯片為硬件平臺(tái)進(jìn)行綜合實(shí)現(xiàn)，并通過聯(lián)合Vivado、Novas、Synopsys Vcs等軟件進(jìn)行了功能測(cè)試。

仿真選取在20MHz FDD系統(tǒng)下進(jìn)行，天線配置為2×2，TM3傳輸場(chǎng)景。系統(tǒng)時(shí)鐘最高可以支持187.5 MHz，完成一個(gè)RE的信號(hào)檢測(cè)約耗時(shí)0.007 ms，仿真結(jié)果如圖7所示。

圖7 檢測(cè)模塊FPGA功能仿真圖

圖7中，valid、ready信號(hào)為AXI4-Stream使用的握手信號(hào)，valid為高電平時(shí)數(shù)據(jù)有效，ready阻塞信號(hào)為低電平時(shí)表示本模塊當(dāng)前暫停接收數(shù)據(jù)。輸入的信道估計(jì)值及頻域數(shù)據(jù)均為32位，高16位為虛部，低16位為實(shí)部。m_axis_datao數(shù)據(jù)為解層映射后輸出的32位IQ數(shù)據(jù)流。

通常設(shè)計(jì)中信道估計(jì)及資源解映射環(huán)節(jié)會(huì)占用過多的塊RAM資源，隨著流水線級(jí)數(shù)和延時(shí)單元的增加，塊RAM的使用量會(huì)進(jìn)一步增多。為了節(jié)約資源，本設(shè)計(jì)主要使用分布式RAM即LUT資源。設(shè)計(jì)方案的資源消耗如表1所示。

表1 檢測(cè)模塊資源消耗

與文獻(xiàn)[1]相比，本文在資源開銷不大的情況下達(dá)到了較高的吞吐率。文獻(xiàn)[1]中，部分資源消耗占比過高，如RAM資源占用達(dá)到33.74%，本文的設(shè)計(jì)方案中各項(xiàng)資源的占用率較為合理且有所降低，均為10%左右。吞吐性能方面，文獻(xiàn)[1]采取了子幀內(nèi)并行處理的方式，本文則是各子幀間并行處理數(shù)據(jù)，無(wú)明顯差異。

如圖8所示，將Vcs仿真導(dǎo)出的數(shù)據(jù)與MATLAB浮點(diǎn)數(shù)仿真的結(jié)果進(jìn)行相對(duì)誤差分析，通過大量的數(shù)據(jù)測(cè)試可以看出雖然存在一定的精度損失，但僅在10-4量級(jí)，即實(shí)現(xiàn)的精度在合理范圍內(nèi)。

圖8 檢測(cè)模塊誤差分析圖

該方案現(xiàn)已應(yīng)用于當(dāng)前LTE-A系統(tǒng)下的空口監(jiān)測(cè)產(chǎn)品中[11]，實(shí)測(cè)環(huán)境下經(jīng)CMW500儀表驗(yàn)證在雙流傳輸場(chǎng)景下PDSCH檢測(cè)吞吐可達(dá)140 Mbit/s，EVM指標(biāo)接近5%，符合空中接口協(xié)議要求。

4 結(jié) 語(yǔ)

本文提出了一種高效率的多天線信號(hào)檢測(cè)FPGA實(shí)現(xiàn)方案，該方案充分利用了DDR3高速讀寫數(shù)據(jù)的優(yōu)勢(shì)并采取了基于AXI4-Stream接口封裝的技術(shù)極大地提高了數(shù)據(jù)處理效率。對(duì)于其核心模塊MIMO檢測(cè)，基于數(shù)據(jù)依賴關(guān)系，本文采取了流水線的設(shè)計(jì)結(jié)構(gòu),針對(duì)2×2MIMO場(chǎng)景又提出了一種新的低消耗、高吞吐的設(shè)計(jì)方案,通過全流水的方式將矩陣分解和三角陣求逆兩個(gè)獨(dú)立模塊結(jié)合起來，節(jié)省了中間過程因控制和存儲(chǔ)造成的資源消耗。本文方案能滿足當(dāng)前TM9模式的應(yīng)用需求，也為無(wú)線通信系統(tǒng)基帶核心處理部分提供了解決方案。