基于LVDS的并行高速AD接口邏輯設計與實現

饒嘉成　黃明　汪弈舟　楊富華　馬棟梁

摘 ? 要： 隨著高速AD在電子測量、寬帶通信等領域的廣泛應用，FPGA與高速AD的接口設計成為關鍵和難點，其性能影響應用功能的實現。基于FPGA驅動，實現了LVDS并行ADC配置方案以及時鐘數據的時序同步;采用Xilinx XC7A200T芯片和HMCAD1520 AD芯片，實現了250 Msps×14 Bit×2通道的采集設計。邏輯仿真結果驗證了設計的合理性，實際板卡測試正確。該系統接口邏輯簡單，通用擴展性強，可為并行LVDS驅動高速AD數據采集設計提供有效可行的參考。

關鍵詞： 高速AD;數據時鐘同步;LVDS;FPGA;數據采集

中圖分類號：TP311 ? ?文獻標識碼：A ? ?文章編號：2095-8412 （2020） 04-058-05

工業技術創新 URL： http：//gyjs.cbpt.cnki.net ? ?DOI： 10.14103/j.issn.2095-8412.2020.04.011

引言

隨著數字化、網絡化、智能化技術的發展，采集技術的準確性和高效性越來越成為信息真實性的保障。當前數據采集系統在科學研究、工業信息化系統、網絡技術等領域得到了廣泛應用，對AD轉換高精度和實時性提出的要求也越來越高。

伴隨著FPGA技術的不斷發展，基于FPGA的器件在頻率、速度、效率和邏輯控制能力方面開始具有其他器件無法比擬的優點[1]。為了獲得更高的采樣精度、速率和帶寬，選擇FPGA來驅動高速AD板卡成為主流，其更有利于數據前端處理及后續的高速數字信號處理。

本文首先介紹一款典型的用于模數轉換芯片（ADC）初始化、功能參數配置的LVDS輸出模式，實現了上電SPI接口自動配置;其次通過發送時序信號驗證配置結果;最后用Chipscope抓取在線數據，驗證IDDR接收數據正確性。通過FPGA內部的邏輯塊和自帶原語調節數據時鐘相位使其符合同步及數據最優提取時序關系，輸入測試信號，采集觀察波形和頻率，進行同步驗證。

1 ?系統方案設計

本文實現的數據采集以Xilinx XC7A200T為主要的邏輯控制芯片，采用自頂向下的設計方法，通過FPGA對ADC HMCAD1520實現了配置控制，并實現了時鐘和數據同步，完成了高速、高精度、高穩定性的數據采集。

系統硬件工作原理：以經過調理電路的模擬信號作為輸入，Xilinx XC7A200T芯片完成對信號的模數轉換，并將轉化后的數字信號輸出到FPGA，FPGA可進行后續信號處理操作。

Xilinx XC7A200T芯片擁有內部寄存器，用于功能參數配置，例如輸入通道數、有效輸入通道，以及輸出的數據格式和位數等。本文在FPGA設計中實現了SPI接口的自動配置模塊，根據數據采樣需求對HMCAD1520芯片進行正確的初始化配置。

對于正常高速AD采集的有效數據，其特點是數據量大、速率高，因此在FPGA中設計高速數據接口模塊，并實現數據時鐘的同步校準，以避免亞穩態甚至錯誤數據的產生[2]。該模塊使用了Xilinx內部自帶DDR及信號延時調節IP原語進行設計，同步模塊對位時鐘和數據的建立時間和保持時間進行調整，用來保證得到準確有效的采樣數據，從而實現了250 Msps×14 Bit×2通道的穩定數據傳輸。總體實現方案框架如圖1所示。

ADC模塊依據外部時鐘將模擬信號轉化為數字信號，配置模塊可確保ADC處于正常工作狀態。同步校準模塊可確保數據與時鐘進入FPGA時，相位關系符合提取的要求，從而經過數據提取模塊顯示結果。

2 ?ADC芯片配置詳細設計與實現

為確保HMCAD1520能夠正常工作，生成有效時鐘和數據，ADC芯片正常工作前須先正確完成配置。本章對HMCAD1520芯片的配置詳細設計與實現進行說明，包括對AD芯片的初始化、對SPI配置接口的說明以及對芯片內寄存器配置的說明。

2.1 ?AD芯片配置接口

系統正常工作的前提是芯片正確初始化，使得芯片處于已知的狀態。本芯片特殊之處在于，作為HMCAD1520上電序列的一部分，必須應用復位和掉電周期才能確保芯片初始化正確。

芯片的具體功能由寄存器內容實現，需要對寄存器進行配置。訪問HMCAD1520的寄存器接口的串行接口由SDATA（串行接口數據）、SCLK（串行接口時鐘）和CSN（片選，低電平有效）引腳組成。當CSN設為低電平時，串行數據移入芯片，在SCLK的每個上升沿，鎖存SDATA上存在的值，每24個上升沿載入寄存器，前8位是寄存器地址，其余16位是寄存器數據。

為了保證數據發送正確有效，具體的串行端口接口時序應滿足圖2關系[3]。ADC芯片的完整配置流程在各步驟間只存在一個時間上的順序關系，各管腳和各寄存器的值之間互不相關，故可以把每個步驟看作一個狀態內的操作，而時間上的順序可以看作狀態間的轉移，然后采用有限狀態機（FSM）來實現。

有限狀態機流程如圖3所示。首先對RESETN引腳施加最短20 ns的低脈沖應用復位，接著將寄存器中PD引腳拉高或利用SPI命令0x0F 0x0200實現掉電循環，然后使用SPI命令實現14位LVDS輸出模式，PD引腳拉低設置活動模式，最后SPI命令選擇雙通道模擬輸入。

2.2 ?AD配置實現及驗證

ADC芯片的正常工作是整個驅動得以完成的前提，所以系統有必要首先驗證ADC是否完成。正確的配置信號是由FPGA發送、ADC接收，最終使得ADC得到正確的響應。

FPGA配置時序在線調試狀態如圖4所示，主要通過判斷FPGA發送的時序信號是否正確、ADC采集驗證是否響應正確、從FPGA中發送出來的SPI配置信號是否正確。以上可以通過代碼的行為級仿真確定，該仿真能很好地模擬發送出來的信號ADC是否響應正確，可以根據具體的配置功能是否得以實現來驗證。譬如，通道數和有效位數會影響位時鐘頻率，所以可以測量位時鐘頻率來進行側面驗證。若該仿真中配置信號不符合預期，就必須要返回頂層文件重新修改代碼，直至邏輯正確。

3 ?位時鐘同步設計與實現

當AD芯片已處于正常的工作狀態時，若傳輸中時鐘線與數據線觸發器的延時ts和th不恰當，可能會產生亞穩態[4]。為正確提取有效數據，須先保證數據信號有足夠的建立時間和保持時間，于是本章設計位時鐘同步模塊，來保證這個正確的相位關系。

3.1 ?時鐘與數據的位同步調整

由于時序單元寄存器需要考慮數據的建立時間和保持時間，所以ADC芯片通常會發送一個標準的相位關系，來保證數據的建立時間和保持時間。本文中的ADC芯片確保位時鐘默認位于有效數據眼的中間，且位時鐘相位偏移到數據和幀時鐘信號90°最佳，如圖5所示。

當信號周期固定時，如果確定了信號變化的邊沿，理論上該邊沿可以對齊到周期內的任意位置。對周期的遍歷可以通過使用可編程延遲單元IP添加或刪減延遲來實現，在每個階段對齊周期開始時，減少抽頭的數量，在每個步驟測量寄存器的輸出，然后退回到起始點。當延遲時鐘采樣開始于時鐘兩種狀態之間的交叉區域時，由于抖動的影響，寄存器總是輸出不同的值。在這種情況下，延遲時鐘已經與原時鐘相位對齊，如圖6所示。

Xilinx 7系列的FPGA專門提供了用于高速時鐘同步和數據接收的邏輯塊，在頂層文件中直接使用原語是推斷這類元件邏輯特性的高效方法[5]。本次設計用到了ILOGIC塊，以設計輸入雙倍數據速率的專用寄存器（IDDR）。使用了可編程延遲的IDELAYE2原語，且在時鐘和數據信號進入FPGA時使用了IBUFGDS原語，如圖7所示。

來自ADC的位時鐘DCLK通過用于可變模式的IDELAYE2路由到達BUFR的輸入（見上圖7）。DCLK變為BitClk_MonClk（對齊的DCLK）。DCLK也作為數據輸入于IDDR的D輸入端。IDDR的Q1作為數據輸入于CONTROL，當這個數據處于穩定狀態（一直為0或一直為1）時，通過遞增或遞減IDELAYE2的節拍數量，從IDDR 的CLK中引入或刪除延遲，直至數據處于亞穩態，此時象征著內部時鐘與外部時鐘對齊。由于當外部硬件穩定及FPGA邏輯布局布線完成后，電路的延遲已經固定，所以通過遍歷即可確定最合適的單元[6]。

ADC是否響應正確可以根據配置具體功能、驗證接收數據是否吻合得以驗證。譬如，選擇特定的通道數和有效位數會影響位時鐘頻率，所以可以測量位時鐘頻率佐證。

3.2 ?同步驗證

在基于FPGA驅動高速AD芯片時，測試驗證必不可少[7]。系統的每個模塊只有經過了驗證，設計的方案才具備可信性，這里同時給出經過驗證后的數據結果。

3.2.1 ?同步前處亞穩態判定

主要判斷位時鐘是否存在且被正確鎖定，通過連接外部示波器或頻譜儀來確定[8]。為判斷時鐘是否實現了邊沿捕捉，可以發送特定數據，通過查看接收端 IDDR后的數據是否穩定來確定。本文中通過Chipscope進行數據抓取，來驗證IDDR數據是否已處于亞穩態。

提取到的亞穩態數據如圖8所示。由于時鐘與數據調用的資源和布局不同，二者在FPGA內的路徑也不相同，導致二者在到達同一寄存器時，相位關系可能已發生偏斜。而且亞穩態會導致信號接收出現邏輯誤判，觸發器中出現中間級電平還會影響下一級傳輸，使故障擴延[9]。

3.2.2 ?同步后正確結果判定驗證

通過查看采樣數據是否正確來驗證數據提取，如圖9所示。由ADC芯片測試碼的一種已知數據模式，例如通過設置ADC發送的遞增序列測試碼，查看最終數據是否完成遞增，即可驗證。

3.2.3 ?正常采集測試

配置ADC，采集模式為250 Msps×14 Bit×2通道工作模式，分別接入正弦波/鋸齒波模擬信號進行雙通道采集，測試采集波形如圖10所示。

當完成上述操作后，從ADC配置到ADC發送數據，到數據經過路由進入FPGA，再到FPGA處理數據，有效性都得到了保證，只需驗證真正的外部信號輸入時ADC采樣是否正確，而本實驗通過觀察采樣后的波形是否失真以及頻率是否準確而完成了驗證。

4 ?結束語

本文基于LVDS的雙通道250 Msps×14 bit ×2通道實現了高速AD采集邏輯設計，邏輯仿真結果正確且具有接口簡單、通用性強的優點，可為并行LVDS驅動高速AD數據采集設計提供一定的參考。

基金項目

北方工業大學信息學院學生科技活動、北京市大學生科學研究與創業行動計劃項目資助與支持

參考文獻

[1] 劉軒.基于FPGA的多通道高速數據采集系統設計[D].北京：北京理工大學，2015.

[2] Xilinx. 7 Series FPGAs SelectIO Resources User Guide. UG471[Z]. 2015-09-18.

[3] Analog Devices. “HIGH SPEED MULTI-MODE A/D CONVERTER” HMCAD1520 Datesheet， v04. 1015[Z].

[4] 黃隸凡， 鄭學仁. FPGA設計中的亞穩態研究[J]. 微電子學， 2011， 41（2）： 265-268.

[5] Xilinx. 7 Series FPGAs Clocking Resources User Guide. UG472[Z]. 2015-06-12.

[6] Marc Defossez. Serial LVDS High-Speed ADC Interface. [EB/OL]. https：//www.xilinx.com/. 2012.

[7] 齊紅濤， 蘇濤. 基于FPGA的高速AD采樣設計[J]. 航空兵器， 2010（1）： 35-39.

[8] 徐澤琨， 黃明， 汪弈舟， 等. 高速NRZ碼同步時鐘提取設計及FPGA實現[J]. 工業技術創新， 2019， 6（5）： 28-33.

[9] 蘇延川， 穆仕博. 多通道高速AD采樣電路設計與實現[J]. 電子質量， 2018（2）： 11-14.

作者簡介：

饒嘉成（2000—），通信作者，男，北方工業大學2018級本科生。主要研究方向：數字信號處理。

E-mail： 2200656454@qq.com

（收稿日期：2020-07-11）

Parallel High-speed AD Interface Logic Design and Implementation Based on LVDS

RAO Jia-cheng， HUANG Ming， WANG Yi-zhou， YANG Fu-hua， MA Dong-liang

（North China University of Technology， Beijing 100144， China）

Abstract： With the wide application of high-speed AD in the fields including electronic measurement and broadband communication， the interface design of FPGA and high-speed AD has become a key and difficult point， and its performance affects the realization of application functions. Based on the FPGA driver， the LVDS parallel ADC configuration scheme and timing synchronization of clock data are realized. Xilinx XC7A200T chip and HMCAD1520 AD chip are used， so that 250 Msps×14 Bit×2 Channel acquisition design is realized. The logic simulation results verify the rationality of the design， and the actual board test is correct. Such a system has simple interface logic and strong universal scalability， which can provide effective and feasible references for the design of parallel LVDS driven high-speed AD data acquisition.

Key words： High-speed AD; Data Clock Synchronization; LVDS; FPGA; Data Acquisition