一種基于FPGA的多通道數據采集系統設計

簡志 景 ，梁 昊

(1.中國科學技術大學 核探測與核電子學國家重點實驗室，安徽 合肥230026；2.中國科學技術大學 近代物理系，安徽 合肥 230026）

0 引言

在低溫等離子體診斷領域，Langmuir單探針方法由于結構簡單、測量范圍大和結果可靠而被廣泛應用。目前以單片機為主控芯片的傳統診斷設備采樣率較低，一般不超過400 kS/s[1]，甚至只有 38 kS/s[2]，這些設備的ADC數據接口通常采用SPI或I2C，數據傳輸能力有限，而且數據處理大多依賴軟件設計，難以滿足現在高速、高精度、長時間和大容量的測量要求[3]。準確高效地獲取這些數據對等離子體特性的研究有重要意義。

為了提高診斷結果的準確性，需要采集大量的實驗數據。本文提出了一套基于FPGA的四通道數據采集硬件系統，每通道采樣率為65 MS/s，硬件中的ADC與FPGA之間采用高速LVDS信號進行數據傳輸，并且完成了基于.net框架下WPF技術的上位機可視化軟件開發，實現了高速、大容量的數據采集、處理和顯示。該系統可以由上位機靈活控制并長期穩定運行。

1 系統總體架構設計

FPGA作為主控芯片控制數模轉換器(DAC）輸出激勵波形如三角波、鋸齒波和正弦波等，波形的幅度、頻率和相位等均可由用戶在上位機設置。DAC產生的波形信號經過電壓放大和功率放大后施加在等離子體上進行掃描。通過采樣電阻將微弱的電流信號轉換為電壓信號，放大后的電壓信號被模數轉換器(ADC）采集、傳輸給FPGA并緩存在DDR2中，當緩存達到所要求的數據量時，上位機控制FPGA將DDR2中的數據通過USB上傳、保存、處理和顯示。系統總體結構如圖1所示。

圖1 系統總體框圖

2 器件選型

2.1 FPGA選型

FPGA作為系統控制的核心，為系統提供了足夠強大的可重構能力，選型時需要兼顧性能與成本。本設計選用了Intel公司Cyclone III系列的EP3C25F324C6芯片[4]，該芯片成本低，具有豐富的邏輯資源，包括24 624個邏輯單元，608 256 bit片上存儲空間，4個鎖相環，215個可用I/O，其中高速差分引腳 83對，最高數據速率 875 Mb/s，C6系列速度等級最高，可支持最高200 MHz時鐘頻率的DDR2，完全能夠滿足系統的要求。

為FPGA設計了JTAG和AS兩種配置接口，JTAG可以將配置邏輯下載到FPGA并使用 SignalTap讀回數據，方便調試，但由于SRAM工藝的FPGA掉電后數據不能保存，因此需要AS方式將配置邏輯燒錄到非易失性的EPCS中存儲。

2.2 ADC選型

為了實現對等離子體數據的高速數字化，系統采用了 ADI公司的AD9219模數轉換芯片[5]，AD9219是內置 4個獨立通道的ADC，采樣率為 65 MS/s，分辨率10 bit。AD9219的模擬輸入和數字輸出都是差分信號，輸出為650 Mb/s的高速LVDS信號，差分輸入范圍為2 Vpp。

2.3 其他器件選型

DAC采用了雙通道12位的AD5405，刷新頻率可以達到21.3 MS/s。DAC電路設計為單極性輸出，輸出電壓符合：

其中VREF為DAC的參考電壓，D為從 0到4 095的數字碼值，分辨率 n為 12。

DDR2 SDRAM存儲芯片選用了Micro公司的MT47H32M16NF顆粒。DDR2在與FPGA進行連接時，應將DDR2的DQS管腳和DM管腳與FPGA中相關管腳相連，因為通過這些管腳的信號工作頻率較高，對信號完整性要求也比較高。FPGA不同Bank所能支持DDR2的最大工作頻率不同[6]，使用底部或頂部 Bank可以支持到 200 MHz，而左右Bank僅能支持到167 MHz。本設計選擇了底部Bank放置相關接口，在200 MHz工作頻率下理論帶寬可達6 400 Mb/s，可以滿足四通道ADC共計2 600 Mb/s的數據傳輸要求。容量為512 Mb，用來緩存獲取的大量數據。

3 FPGA邏輯

本設計采用Verilog語言在Quartus II 13.0上實現了ADC數據采集、DDR2控制和直接數字合成（DDS）等功能，在完成仿真、綜合、布局布線后，生成了下載文件。FPGA總體邏輯框圖如圖2所示。

圖2 FPGA總體邏輯框圖

3.1 ADC數據采集邏輯

FPGA在接收ADC輸出的高速LVDS串行信號時，需要考慮數據輸出時鐘(Data Clock Output，DCO）邊沿與數據邊沿所存在的相位差，這種相位差主要來自ADC自身，AD9219中約為770 ps，此外不同的電路板走線長度也會產生延時差，在硬件布局布線設計中可以對板上走線延時設置約束，本設計中時鐘和數據走線延時差小于5 ps。知道了時鐘與數據間的相位關系，便可以設置合理的時序約束，以滿足建立時間和保持時間，消除亞穩態。Intel提供了串并轉換IP核LVDS_RX，只需要確定通道數、串并比例、輸入時鐘頻率和相位關系等參數即可調用，極大地提高了開發效率。

圖4 FCO各寄存器比特序列調整

除了需要與數據確定相位關系，DCO也要和幀輸出時鐘(FCO）確定相位關系，因為僅靠 DCO采集到的數據雖然是正確的，但只是一串比特流，而不能確定數據的最高位(MSB）或最低位(LSB），只有通過FCO進行比特序列調整才可以恢復數據。比特調整的原理依據如圖3所示[5]，數據與 FCO的相位基本同步，FCO的上升沿與數據的MSB對應，上升沿是指FCO由0轉1的比特位，此時采集的數據就是MSB。對FCO的各寄存器進行比特序列調整如圖4所示，將圖中寄存器fco_reg打拍得到寄存器fco_reg_1，然后拼接得到的寄存器fco_reg_2就符合要求的正確序列。對數據比特流進行同樣的序列調整和拼接操作，得到的就是從MSB到LSB依次排列的數據。

數據進行比特序列調整的驅動時鐘為65 MHz，而DDR2控制模塊工作在100 MHz，因此需要異步FIFO進行跨時鐘域處理，以防止因亞穩態產生的數據錯誤或數據丟失。

3.2 DDR2控制邏輯

DDR2內存讀寫控制邏輯包括DDR2控制器IP核和用戶驅動模塊。控制器IP核負責DDR2內存初始化，完成預充電、刷新和Bank激活等操作，并提供讀寫命令和數據接口給本地用戶，以方便調用。用戶驅動模塊則根據讀寫需求向IP核下發命令和數據。IP核的工作方式有全速或半速兩種，前者工作頻率為 200 MHz，用戶接口位寬為 32；后者100 MHz，位寬 64，所以半速工作方式是將時鐘減半而數據位寬加倍。兩者不會產生讀寫效率的差異，但半速工作方式因為工作頻率低，時序要求更容易滿足，故本設計采用了半速工作方式。

圖3 數據流與時鐘相位關系

3.3 DDS邏輯

該系統在數據獲取時，需要產生掃描電壓信號。模擬合成產生波形的方法只能針對特定幾種波形，而且每種波形都需要特定的電路設計，不僅結構復雜而且難以實時控制。因此數字化的方法逐漸得到越來越多的應用，其中DDS是一種常用的產生波形的方法[7]。DDS主要由相位累加器、波形存儲器、數模轉換器和波形重建濾波器組成。工作時，上位機通過USB將波形數據下發，存儲在由雙端口RAM組成的波形存儲器中。相位累加器會在每個時鐘周期更新，其值作為地址在波形存儲器中進行查詢，查得樣本數據通過數模轉換器生成模擬波形，再經過重建濾波器得到所需波形。

4 上位機軟件開發

上位機的主要功能是控制波形輸出、數據讀回、保存和顯示等。在Visual Studio平臺上開發了一套基于Windows客戶端程序框架（Windows Presentation Foundation，WPF）的軟件平臺。WPF包含大量文本、圖形和布局控件，可支持2D/3D圖形動態渲染，控件的功能可用C#語言實現，軟件界面則由可擴展應用程序標記語言(eXtensible Application Markup Language，XAML）進行描述，上位機界面如圖5所示。

上位機工作流程如圖6所示，用戶首先在軟件界面設置波形的類型、頻率、幅度和相位等參數，據此生成波形數據并通過USB下發至FPGA；其次將ADC采集的數據讀回，當讀回一定量的數據之后，進行存盤；最終將最近一次讀回的數據作圖并顯示在屏幕上。

圖6 上位機工作流程圖

5 系統測試

系統在完成硬件裝配、邏輯調試下載之后，進行了上板測試，包括DDR2讀寫測試、USB通信測試、ADC性能測試和DAC輸出測試。

5.1 DDR2讀寫測試

DDR2讀寫測試包括數據讀寫正確性測試和讀寫速度測試，測試原理如圖7所示。

圖7 DDR2讀寫測試原理框圖

數據讀寫正確性測試由數據源、DDR2驅動器和檢測模塊構成。數據源持續寫入DDR2驅動器直到寫滿，然后將DDR2中數據依次讀出，送至檢測模塊確認數據正確性。在連續讀寫超過680 Gb數據后，即將容量512 Mb的DDR2反復讀寫 1 300余次，未發現錯誤。

圖5 上位機軟件界面

讀寫速度測試是在正確性測試的基礎上進行計時，同時統計讀寫數據量和工作時間，得到長時間工作的平均速度。測試結果如表1所示。DDR2寫入速度大于ADC需求速度是因為中間采用異步FIFO緩存，減少了DDR2寫入的等待時間。

表1 DDR2讀寫速度測試結果

5.2 USB通信測試

USB通信測試[8]包括上位機下發波形數據測試和數據讀回測試。上位機下發的波形數據通過SignalTap在線抓取，經過連續多次下發測試，驗證了數據在經過USB芯片后可以被FPGA正確接收。數據讀回測試是在FPGA中構建測試源并將數據傳輸到上位機，在上位機中進行數據對比檢測，經過約100 Gb數據讀回測試，沒有發現錯誤。

5.3 ADC性能測試

ADC的性能基本決定了整個系統的性能，其測試包括靜態性能測試和動態性能測試[9]。靜態性能指標包括微分非線性(DNL）和積分非線性(INL），測試信號源為490 kHz的正弦波，由泰克AFG3252C提供，連續采樣點數1 228 800，非線性測試結果如圖8所示，DNL范圍為-0.3 LSB到 0.2 LSB，INL范圍為-0.4 LSB到1.3 LSB。ADC采集的波形與頻譜如圖9所示。

常用的動態性能指標包括信噪比(SNR）、無偽峰動態范圍(SFDR）和有效位(ENOB）等，測試結果如表2所示，整體性能符合要求。

表2 ADC性能測試結果

圖8 ADC微分非線性與積分非線性測試結果

圖9 ADC采集的490 kHz正弦波形與頻譜圖

5.4 DAC輸出測試

DAC輸出測試由上位機依次給定要轉換的數字碼值，并由安捷倫34 401 A萬用表測量DAC輸出的直流電壓和噪聲(RMS）。測量直流電壓與式(1）計算的理論值進行比較計算誤差，參考電壓為-2.037 V，最大直流誤差小于 0.1%，噪聲電壓(RMS）6.6 mV，可以滿足要求。

6 結論

本文設計了一種多通道數據采集系統，包括硬件和上位機軟件。經過長時間連續板上測試，得到DDR2寫入速度為3 100.8 Mb/s，讀出速度為3 043.4 Mb/s，ADC的 ENOB可達 9.08，SNR為 60.0 dB，典型 DNL小于 0.3 LSB，INL小于 1.3 LSB，DAC輸出直流誤差小于0.1%。整個系統運行穩定，可由用戶靈活控制，證明了設計方案的可行性。

表3 DAC輸出測試結果