基于SET的最佳通用邏輯門ULG.2電路優化設計

王 芳，孔偉名，應時彥，喬天澤

(1.浙江藝術職業學院 影視技術系，浙江 杭州 310053；2.浙江工業大學 信息工程學院，浙江 杭州 310023)

隨著半導體制造工藝的不斷提升， FinFET技術使得MOSFET器件的工藝尺寸再次壓縮到了7 nm階段，但是MOS技術將在3 nm達到其工藝和物理極限[1]。研發非經典MOSFET的新型納米電子器件如單電子晶體管(Single electron transistor, SET)、碳納米管場效應管(Carbon nanotube field effect transistor, CNTFET)、量子細胞自動機(Quantum-dot cellular automata, QCA)等無疑是逼近極限的有效途徑[2-4]。其中，SET工作時僅需一個或幾個電子，功耗極低，且與CMOS工藝結合最緊密，是制造新一代超低功耗、超高密度集成電路的最具競爭力的新型納米電子器件之一。因此，SET在數字邏輯電路方面的應用受到廣泛關注[2,5-7]。

1 邏輯門

1.1 SET的基本邏輯門

SET電路符號如圖1(a)所示，g為柵極，s為源極，d為漏極，其管腳名稱跟MOS管一樣，工作原理卻完全不同，SET是基于庫侖阻塞和單電子隧穿等量子現象[8]。當漏源極和柵源極分別加合適的電壓Vds和Vg，如圖1(b)圖所示，則形成漏源電流Ids，如果Vds固定不變，Ids將隨Vg的變化形成周期性振蕩。利用SET的這種通斷特性可設計構造各種功能的SET邏輯電路，如全加器、觸發器等[6-7]。SET還有一個重要特性即相移特性，當背景電荷值取得恰當，可使兩個SET的庫侖振蕩曲線相位差180°，從而使它們工作在互補的通斷狀態，參照CMOS相應的SET分別稱為NSET和PSET[8]。利用NSET和PSET，并參照CMOS邏輯電路的設計思想[9]，SET設計出如圖2所示的非門和二輸入與非門。

圖1 SET電路符號及測試電路Fig.1 SET circuit symbol and test circuit

圖2 SET基本邏輯門Fig.2 Basic SET gates

1.2 最佳通用邏輯門ULG.2

通用邏輯門(Universal logic gate)[10]，是一種使用m個盡量不對稱的輸入端來實現n變量所有函數功能的電路，其是通過不同輸入端所對應的不同連接方法來實現不同函數功能，對于實現了n變量函數的通用邏輯門可將其簡稱為ULG.n，如圖3所示。

圖3 通用邏輯門ULG.n圖形符號Fig.3 Universal logic gate ULG.n graphic symbols

文獻[11]證明ULG.n具有完備性，即其可以實現變量數小于以及等于n的所有函數。而且對于變量數大于n的函數，也可以通過連接多個ULG.n來實現。針對ULG.n中的變量數n而言，當n≥4時，ULG.n的電路實現過于復雜，單元占據面積過大，會造成邏輯冗余，因此變量數n<4才是比較實用且合適當作超大型集成電路的單元電路。故ULG.2和ULG.3才是較為實用的通用邏輯門電路，其NPN型電路最少輸入端數分別為3和5[12]。

ULG.2一共需要實現16 種變量函數，文獻[13]通過譜方法找到了6 種較為可行的ULG.2。通過多方面考量后，最佳ULG.2的函數表達式為

(1)

使用式(1)所代表的最佳ULG.2和傳統的與非-非邏輯門相比，具有強的邏輯功能。Hellerman就分別使用最佳ULG.2和傳統非-與非邏輯門來實現三變量對應的256 個函數的復雜情況進行研究，其結果表明式(1)所代表的最佳ULG.2具有明顯優勢[11,14]。

2 ULG.2的SET電路及其應用

將式(1)使用與非-非的邏輯形式進行展開[15]，得函數表達式為

(2)

根據式(2)構造的SET電路由3 個與非門和2 個非門來實現，如圖4所示。

圖4 最佳通用邏輯門ULG.2邏輯符號及電路實現Fig.4 Optimal universal logic gate ULG.2 logic symbol and circuit implementation

圖5 最佳通用邏輯門ULG.2電路優化設計Fig.5 Optimal universal logic gate ULG.2 circuit optimization design

基于最佳通用邏輯門ULG.2的全比較器設計過程如下：

1) 全比較器的函數表達式為

(3)

2) 用式(1)來實現式(3)，則變換后的表達式為

(4)

3) 由式(4)可知全比較器可由3 個最佳ULG.2組成，利用筆者優化設計所得的ULG.2實現的全比較器電路如圖6所示。

圖6 全比較器電路圖Fig.6 Full comparer based on optimized ULG.2 circuit

3 電路仿真及分析

利用PSpice軟件[16]，使用LIENTSCHNIG SET-SPICE模型對第2節中的電路進行仿真，PSET與NSET參數設置參照第1節中的參數設置。電源電壓為30 mV，輸入信號高低電位電壓分別為30，0 mV，輸出信號的濾波電容為200 aF，仿真溫度為4.2 K，仿真結果如圖7所示。

表1從晶體管數、電路功耗和電路延遲三方面比較了文獻[15]與筆者所設計的最佳通用邏輯門的電路性能差別。由表1可知：所設計的SET電路與文獻[15]的電路相比，全比較器在晶體管數方面減少了50%，在功耗方面降低了50.23%，在延遲方面減少了55.32%。

表1 最佳通用邏輯門電路性能比較Table 1 Optimal universal logic gate performance comparison

4 結 論

單電子晶體管具有體積小、功耗低等優點，是眾多納米器件中的強有力競爭者，而基于SET的最佳通用邏輯門ULG.2與通用邏輯門相比，具有較強的邏輯功能，筆者優化設計了ULG.2的SET電路及全比較器等電路，并用PSpice軟件對所設計的電路進行仿真。結果表明：與現有ULG.2的SET電路相比，在晶體管數、電路功耗和電路延遲等都得到了進一步優化，為進一步研究ULG.2應用奠定了基礎。