5G NR小區(qū)搜索算法的研究及FPGA實(shí)現(xiàn)

袁行猛 徐蘭天 盧高健 李運(yùn)

摘 要：隨著移動(dòng)通信的高速發(fā)展，5G NR通信已經(jīng)進(jìn)入我們的日常生活，5G系統(tǒng)對(duì)信息傳輸制訂了全新標(biāo)準(zhǔn)，基于5G NR的小區(qū)搜索相對(duì)于長(zhǎng)期演進(jìn)（LTE）而言，對(duì)同步信號(hào)進(jìn)行了重新定義。文章詳細(xì)分析了5G NR系統(tǒng)的主輔同步信號(hào)（PSS&SSS），對(duì)其新增內(nèi)容進(jìn)行了研究，提出了適用于5G NR系統(tǒng)的小區(qū)搜索算法，使用MATLAB軟件對(duì)該算法的性能進(jìn)行了仿真分析，最后在FPGA上實(shí)現(xiàn)開發(fā)應(yīng)用。

關(guān)鍵詞：5G NR；FPGA；小區(qū)搜索；PSS；SSS

0 引言

隨著全球移動(dòng)通信技術(shù)向著網(wǎng)絡(luò)化和寬帶化趨勢(shì)發(fā)展，人們的社會(huì)生活方式、工作模式等方面發(fā)生了極大的改變。隨著人類對(duì)更高性能移動(dòng)通信網(wǎng)的追求，移動(dòng)通信系統(tǒng)也不斷更新?lián)Q代。5G通信技術(shù)應(yīng)運(yùn)而生，作為測(cè)試技術(shù)的先行者，測(cè)試儀表5G NR功能的開發(fā)也提上了日程。同步技術(shù)的研究是5G物理層中一個(gè)十分重要的課題。本文的研究工作主要集中于5G系統(tǒng)下行鏈路的初始同步過程。其中，下行鏈路重點(diǎn)對(duì)主同步信號(hào)（primary synchronization signal，PSS）以及輔同步信號(hào)（secondary synchronization signal，SSS）的檢測(cè)方案展開研究并以FPGA實(shí)現(xiàn)。本研究致力于5G NR小區(qū)搜索算法技術(shù)研究與實(shí)現(xiàn)，其意義在于：在市場(chǎng)上，目前5G測(cè)試儀器受到業(yè)界的關(guān)注，本課題研究的5G NR小區(qū)搜索與實(shí)現(xiàn)適應(yīng)測(cè)試儀器市場(chǎng)需求，對(duì)通信測(cè)試儀器的發(fā)展提供有力支持；隨著移動(dòng)產(chǎn)業(yè)化的不斷深入發(fā)展，測(cè)試儀器作為產(chǎn)業(yè)鏈的重要組成部分越來越受到業(yè)界的關(guān)注，本課題有助于促進(jìn)測(cè)試儀器的發(fā)展及推廣。

1 小區(qū)搜索過程

5G NR小區(qū)搜索是指利用同步信號(hào)獲得其所在小區(qū)的ID號(hào)以及取得與基站的時(shí)頻同步的過程。本章首先描述了5G NR小區(qū)搜索流程，然后為使系統(tǒng)的整體性能達(dá)到最優(yōu)，對(duì)各部分采用的不同算法進(jìn)行分析和討論。小區(qū)搜索流程如圖1所示。

如圖1所示，接收到的射頻信號(hào)同步流程通常被分為4個(gè)部分：粗時(shí)間同步、CP類型檢測(cè)、頻偏估計(jì)與補(bǔ)償和SSS檢測(cè)。射頻整機(jī)通過射頻端口接收到5G NR信號(hào)，然后傳到同步模塊。粗時(shí)間同步的目的是為了找到PSS信號(hào)的位置以此判定半幀同步，同時(shí)還能確定扇區(qū)號(hào)。CP檢測(cè)可以確定CP所屬類型。在頻率同步部分，先進(jìn)行小數(shù)倍頻偏的估計(jì)與補(bǔ)償，以保證載波之間的正交性，同時(shí)取得定時(shí)精同步，經(jīng)過OFDM解調(diào)到頻域后進(jìn)行整數(shù)倍頻偏估計(jì)與補(bǔ)償。SSS檢測(cè)的目的是獲得10 ms的幀定時(shí)同步，同時(shí)確定小區(qū)ID組號(hào)。

2 5G NR小區(qū)搜索算法與仿真實(shí)現(xiàn)

2.1 粗同步算法

PSS檢測(cè)算法都是基于序列相關(guān)運(yùn)算的，原理如圖2所示。滑動(dòng)窗口保存了本地存儲(chǔ)的同步序列，在收到數(shù)據(jù)之后，從數(shù)據(jù)起始位置向后移動(dòng)，每移動(dòng)1個(gè)采樣點(diǎn)計(jì)算1次相關(guān)系數(shù)，當(dāng)?shù)玫?個(gè)相關(guān)峰值時(shí)，則認(rèn)為這時(shí)滑動(dòng)窗口和待檢測(cè)的同步序列對(duì)齊。由于PSS有3種，所以本地需存儲(chǔ)3種PSS，且在每次滑動(dòng)窗口移動(dòng)時(shí)計(jì)算3組相關(guān)系數(shù)，相關(guān)峰值最大的序列則為基站發(fā)送的序列，同時(shí)確定其值。

2.3 仿真結(jié)果分析

仿真軟件選用的是MATLAB R2015a，根據(jù)前章節(jié)的算法理論分析編寫仿真代碼，編寫的軟件函數(shù)架構(gòu)以及主函數(shù)如圖4所示。

MATLAB仿真得到的粗同步與精同步結(jié)果如圖6和圖7所示。

3 5G NR小區(qū)搜索算法的FPGA實(shí)現(xiàn)

本研究將對(duì)PSS算法和SSS時(shí)延優(yōu)化算法進(jìn)行實(shí)現(xiàn)，并通過硬件平臺(tái)的綜合結(jié)果對(duì)算法進(jìn)行驗(yàn)證。在通過FPGA實(shí)現(xiàn)算法的同時(shí)，也會(huì)利用一些FPGA技巧降低實(shí)現(xiàn)的復(fù)雜度，節(jié)約開發(fā)成本。本章將給出每個(gè)模塊的設(shè)計(jì)方案，整體流程和最終的硬件綜合結(jié)果。

3.1 FPGA開發(fā)板的性能參數(shù)

在進(jìn)行FPGA開發(fā)之前，首先要了解FPGA開發(fā)板的性能和開發(fā)工具的使用，本節(jié)主要介紹本文采用的開發(fā)板性能參數(shù)和開發(fā)工具的能力，F(xiàn)PGA開發(fā)板的參數(shù)由表1給出，硬件設(shè)計(jì)結(jié)構(gòu)如圖8所示。

開發(fā)工具采用Xilinx的Vivado，該工具內(nèi)部集成了FFT、IFFT、FIFO、RAM、乘法器等常用IP核，可以極大降低開發(fā)難度。

3.2 頂層模塊設(shè)計(jì)

圖9給出了核心模塊、相關(guān)運(yùn)算模塊的結(jié)構(gòu)，實(shí)現(xiàn)中需要FPGA進(jìn)行多次遍歷與計(jì)算，模塊采用純并行設(shè)計(jì)，每個(gè)時(shí)鐘寫入1個(gè)采樣點(diǎn)，每個(gè)采樣點(diǎn)單獨(dú)進(jìn)行計(jì)算，求和處采用流水線方式進(jìn)行多個(gè)復(fù)數(shù)的求和計(jì)算，整體流程時(shí)延集中在求和與計(jì)算模值，本設(shè)計(jì)中利用乘法器直接進(jìn)行序列相乘得到相應(yīng)結(jié)果。

整體開發(fā)的程序模塊如圖9所示。

top：設(shè)計(jì)的頂層文件；

rx_jesd204_01_interface_u1：射頻信號(hào)采集模塊，直接采集射頻信號(hào)轉(zhuǎn)換成245.76 MHz的時(shí)鐘速率；

NR5G_cell_sync_u：5G NR小區(qū)搜索頂層模塊；

小區(qū)搜索模塊是具體的實(shí)現(xiàn)模塊，粗同步、精同步以及各個(gè)相關(guān)運(yùn)算等，如圖10所示。

3.3 同步模塊設(shè)計(jì)

主同步信號(hào)的FPGA開發(fā)的過程：

該算法的原理在第三章已進(jìn)行介紹，并且通過仿真平臺(tái)進(jìn)行了性能評(píng)估，圖11給出了PSS檢測(cè)模塊的功能模塊結(jié)構(gòu)，圖12給出了核心模塊，該模塊存儲(chǔ)了量化后的本地序列。量化后的序列取值均為2的次冪形式，在模塊的編寫過程中，需要根據(jù)每一項(xiàng)本地序列的量化結(jié)果進(jìn)行寄存器的移位，所以實(shí)現(xiàn)的代碼量巨大。該模塊采用純并行設(shè)計(jì)，每個(gè)時(shí)鐘寫入1個(gè)采樣點(diǎn)，每個(gè)采樣點(diǎn)單獨(dú)進(jìn)行計(jì)算，求和處采用流水線方式進(jìn)行多個(gè)復(fù)數(shù)的求和計(jì)算，整體流程時(shí)延集中在求和與計(jì)算模值。

圖12中的輸出部分有一個(gè)簡(jiǎn)化取模算法。取模運(yùn)算涉及平方和開根號(hào)運(yùn)算，在FPGA中實(shí)現(xiàn)困難，需要借助cordic算法實(shí)現(xiàn)，這會(huì)引入較大時(shí)延和硬件開銷。由于PSS檢測(cè)部分只關(guān)心相關(guān)系數(shù)的大小，對(duì)相關(guān)系數(shù)較小的誤差并不敏感，因此可以利用取模的近似算法來計(jì)算。

輔同步信號(hào)的FPGA開發(fā)的過程：

SSS檢測(cè)采用了分組并行檢測(cè)算法，該模塊的FPGA結(jié)構(gòu)如圖13所示。將本地SSS序列分組后進(jìn)行存儲(chǔ)，EN端口電平拉高后開始進(jìn)行遍歷，計(jì)數(shù)器存儲(chǔ)當(dāng)前遍歷次數(shù)，每次遍歷同時(shí)計(jì)算三組序列相關(guān)系數(shù)，得到最大值A(chǔ)和對(duì)應(yīng)的NID1，MAX存儲(chǔ)了相關(guān)系數(shù)最大時(shí)對(duì)應(yīng)的NID1，遍歷過程中不斷更新。在計(jì)數(shù)器計(jì)數(shù)到112時(shí)，表示遍歷完成，輸出結(jié)果。該模塊優(yōu)化的目的是降低本地SSS的生成時(shí)延和計(jì)算時(shí)產(chǎn)生的處理時(shí)延，SSS生成時(shí)延是利用查表解決的，每一個(gè)SSS對(duì)應(yīng)一張表，存儲(chǔ)著頻域127點(diǎn)的數(shù)值，在使用時(shí)無需消耗額外時(shí)鐘周期進(jìn)行生成。計(jì)算的處理時(shí)延通過分組遍歷進(jìn)行優(yōu)化，分組越多性能越接近并行計(jì)算，但消耗的硬件資源也就越多。

3.4 實(shí)驗(yàn)結(jié)果分析

通過連接整機(jī)射頻后實(shí)際采樣，經(jīng)過設(shè)計(jì)的FPGA模塊得到的是上板后的真實(shí)結(jié)果：小區(qū)ID 126和499的信號(hào)。

上板測(cè)試的結(jié)果正確，功能正常，能正確解出小區(qū)ID，正確給出10 ms幀頭，從而能確保傳輸給物理層準(zhǔn)確信號(hào)，大大提高了解析速度。

4 結(jié)束語

本文介紹了5G NR新一代通信的幀格式，并對(duì)5G NR小區(qū)搜索算法進(jìn)行了研究與仿真，并對(duì)PSS與SSS同步搜索的算法進(jìn)行了FPGA實(shí)現(xiàn)，經(jīng)過仿真驗(yàn)證和硬件實(shí)現(xiàn)驗(yàn)證了正確性，確定了本研究的可行性。

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