占空比可調的方波數字信號源電路設計*

呂棟騰

(陜西國防工業職業技術學院，陜西 西安 710300)

0 引言

在自動控制系統中，方波信號的應用非常廣泛，通常可作為一種標準信號在電子電路、測試儀器中進行性能試驗或者物理量檢測[1]。方波由基頻加奇次諧波組成，奇次諧波的豐富程度和諧波之間的相位關系會影響方波的產生。方波的占空比簡單來講是指電路被接通的時間占整個工作周期的百分比，它可以是0～100%之間的任意值。通過控制方波的占空比，配合高精度的傳感器，可實現復雜控制系統的閉環控制。本次設計以MAX+PLUSII作為開發平臺，采用VHDL語言編程，CPLD為主要載體來實現占空比可調的功能測試。

1 方波電路的設計方法

本次設計的電路系統是一個高電平和低電平分別可以調整的數字信號源電路，用于控制3 000 V高壓電源對電容的充放電，輸出頻率為0.3 Hz～3 Hz，輸出電平要和TTL電平兼容。方波電路常見的設計方法有模擬電路、單片機和專用邏輯電路ASIC三種方法。模擬電路的方法通過壓控振蕩電路得到不同頻率的方波，但其抗干擾能力差，難以通過上位機控制。單片機可以得到穩定度高的脈沖，但如果脈沖周期不是時鐘信號的整數倍時，需要重新編寫程序。專用邏輯電路ASIC的方法是通過硬件電路設計，得到連續可調的不同頻率的方波信號[2]。

通過比較我們發現，由于是數字集成電路，ASIC具有較高的穩定性，可根據具體的邏輯要求來設計，便于用微機控制，而且應用較為簡便且現場可調。故本次設計的方波數字電路硬件方面使用Altera公司的CPLD器件，采用這種專用邏輯電路設計的方波發生器不僅可以縮小控制電路的規模，而且還可以提高系統的穩定性。軟件應用環境為MAX+PLUSII，使用VHDL語言編程并寫入CPLD，采用電路模塊合成的概念，提高了程序調試和系統的仿真速度[3]。

2 方波電路的系統結構

系統的功能就是產生一組占空比可調的方波。由鍵盤輸入信號，經過同步消抖電路消除抖動進入控制器，控制器的z端口輸入六位二進制數，用來控制高電平的持續時間；f端口同樣也輸入六位二進制數，用來控制低電平的持續時間，由此生成占空比可調的方波。經消抖處理后的信號，再經過分位電路，將六位二進制數轉換為十進制BCD碼，通過7段譯碼電路，將每個端口的輸入信號用十進制數顯示在數碼管上。方波電路結構如圖1所示。對于Altera的CPLD進行編程使用ByteBlasterMV并口下載電纜，由并口下載電纜將計算機中的配置信息傳送到PCB板FLEX器件中，實現對FLEX系列器件的配置重構，并且可以對MAX 7000等器件進行編程[4]。

圖1 方波電路結構圖

3 方波電路的仿真及調試

該方波數字電路選用的CPLD器件為Altera公司所生產的MAX 7000系列中的EPM7128SLC84-15芯片。在MAX+PLUSII軟件開發環境下進行程序的編譯、電路系統的綜合布局和優化、功能和時序的仿真。系統軟件設計采用自頂向下的模塊化設計，各子模塊都采用VHDL描述，這樣便于在其他設計中把整個子系統作為一個模塊來調用[5]。在具體設計過程中，對各子模塊單獨進行編程并仿真驗證。

3.1 控制模塊

控制模塊是主模塊，能夠產生占空比可調的方波，通過6位二進制數來控制高、低電平的持續時間。此模塊有一個基準時鐘clk，兩個輸入端口z、f和一個輸出端口q。z、f分別控制高電平、低電平的維持時間。PUL模塊符號如圖2所示，控制模塊PUL的仿真波形如圖3所示。

圖2 PUL模塊符號圖 圖3 控制模塊PUL的仿真波形圖

3.2 同步消抖電路

輸入信號由按鍵電路產生，一般按鍵電路在使用過程中，因為按鈕在閉合和斷開的瞬間會產生微弱的電弧信號，系統會將此毛刺信號誤判為另一次輸入信號，而毛刺信號會影響系統的有效輸出，所以在此次設計中我們增加了同步消抖電路，以消除毛刺信號的影響和電路系統的誤操作。DOU模塊符號如圖4所示，仿真波形如圖5所示。

圖4 DOU模塊符號圖 圖5 消抖模塊DOU的仿真波形圖

3.3 分位電路

在進行7段數碼管譯碼前，需要將輸入端口的數分解成單獨的十進制數。FENWEI模塊符號如圖6所示，分位模塊的仿真波形如圖7所示。

圖6 FENWEI模塊符號圖 圖7 分位模塊仿真波形圖

3.4 7段譯碼電路

該電路選用共陰極的7段數碼管顯示。共陰極數碼管在使用過程中，公共引腳需要正確接地。只要給相應的引腳加上高電平，就可以點亮這段數碼管進行顯示。7段數碼管中的7個發光二極管和一個小數點指示發光二極管對應10個引腳中的8個，剩下的2個引腳對應2個公共接地端K。模塊BCD符號如圖8所示，仿真波形如圖9所示。

圖8 BCD模塊符號圖 圖9 譯碼模塊仿真波形圖

4 結束語

電路系統在調試仿真結束后，還可使用MAX+PLUSII的時間分析功能來分析設計編譯后合成的性質。將電路設計文件轉換成供下載用的輸出文件，例如*.pof文件與*.sof文件。通過對各模塊的延遲矩陣分析可達到最佳布局規劃。相比由傳統模擬電路RLC或者RC電路構成的方波發生器，這種利用CPLD的數字電路設計方法，控制精度高且修改靈活。需要注意的是在邏輯綜合過程中，系統優化的許多約束條件是相互關聯的，須反復設定約束條件，以減小芯片設計面積和功耗[6]。通過綜合調試，該電路系統工作可靠、輸出性能良好，對占空比可調的方波數字信號電路設計有一定的借鑒意義。