一種寬帶擴頻信號數字調制器的設計與實現

王麗韞

(中國電子科技集團公司第五十四研究所，河北 石家莊 050081)

0 引言

無人機下行數據傳輸系統通常采用QPSK等調制方式，信號的隱蔽性和抗截獲能力不足，易受各種干擾，為了提高信號的抗干擾性和抗截獲能力，可以采用擴頻通信[1]。而對于下行數兆的數據速率，直接序列擴頻占用帶寬太大，為了解決既能達到一定的擴頻增益而又不占用過大帶寬，采用多進制正交擴頻技術。數兆速率的數據擴頻后，擴頻碼速率達到數百兆，傳遞前需對信號進行成形濾波，以改善其頻譜特性，使得在消除碼間干擾與達到最佳檢測接收的前提下，提高信道的頻帶利用率[2]。

對于數百兆速率擴頻碼的成形濾波，采樣率是碼速率的4倍，受硬件工作速度的限制，直接進行如此高速率的信號處理是不可能的，需采用并行處理算法降低對器件工作速度的要求，本文采用多相結構實現高速數據成形濾波。

對于高速基帶數據調制，通常的實現方法是用IQ調制器進行模擬調制。正交調制會帶來信號的非嚴格正交、幅相不一致和載波泄露等問題[3]。直接數字頻率合成(Direct Digital Synthesis,DDS)方法因其電路簡單信號嚴格正交、頻率分辨率高和幅相一致性好等優點而逐漸成為寬帶信號調制技術的主流發展方向。但DDS輸出信號頻率和帶寬受其工作時鐘頻率的限制，導致其無法直接合成高載頻、大帶寬信號。本文設計了一種基于并行DDS技術的寬帶擴頻信號數字調制器，使FPGA能在較低工作頻率下實現較高的采樣率，從而實現寬帶數據高中頻調制的直接輸出。

1 寬帶擴頻信號調制器總體結構

寬帶多進制正交擴頻系統的調制端將要傳輸的信息經串并轉換成m路的并行數據，然后利用m個信息比特從M路正交碼選出一路作為擴頻信號傳輸(M=2m)[4]。寬帶多進制正交擴頻系統的調制端結構框圖如圖1所示。

圖1 寬帶多進制正交擴頻系統的調制端結構Fig.1 Modulator framework of broadband M-ary orthogonal code spread spectrum system

設信號幅度為1，則發送的信號s(t)為：

式中，ci(t)為正交擴頻碼集中的某個擴頻碼。

2 成形濾波器設計

2.1 成形濾波器原理

實際系統中，廣義信道傳遞函數H(f)由發送濾波器HT(f)、信道HC(f)、接收濾波器HR(f)三部分共同構成，即[5]：

H(f)=HT(f)·HC(f)·HR(f)。

(1)

根據奈奎斯特第一準則，當H(f)幅頻特性滿足滾降系數為α的升余弦濾波器特征時，即發送端成形濾波器具有平方根升余弦滾降特性，與接收端的匹配濾波器級聯后具有升余弦滾降特性時，可以實現無碼間干擾傳輸。其平方根升余弦滾降的頻率響應特性如下[6-8]：

(2)

式中，T為輸入碼元的周期；α為滾降系數，0≤α≤1。平方根升余弦沖擊響應為：

(3)

2.2 多相濾波

本文研究的擴頻基帶速率約為180 Mb/s，然后對180 Mb/s的基帶信號進行成形濾波，濾波器的采樣速率為4×180=720 MHz，就目前的數字集成電路技術，FPGA中直接進行720 MHz這么高速率的濾波運算是不可能的。由信號處理知識可知[9]，在4倍采樣條件下，FIR成形濾波器相當于一個4倍的內插濾波器。其實現結構可以采用多相結構，一方面可以減少運算負擔，提高運算速度，另一方面也可減小濾波運算的累積誤差，提高計算精度，降低濾波器的運算速率。

在FIR濾波器中，轉移函數:

(4)

式中，N為濾波器長度。將沖激響應h(n)分成D個組，并設N為D的整數倍，即N/D=Q，Q為整數，則[10-12]：

H(z)=h(0)z0+h(D)z-D+…+h[(Q-1)D]z-(Q-1)D+

h(1)z-1+h(D+1)z-(D+1)+…+h[(Q-1)D+1]z-(Q-1)D-1+

h(2)z-2+h(D+2)z-(D+2)+…+h[(Q-1)D+2]z-(Q-1)D-2+

? ?

h(D-1)z-(D-1)+h(2D-1)z-(2D-1)+…+

h[(Q-1)D+D-1]z-(Q-1)D-(D-1)=

(5)

令:

(6)

(7)

則Ek(zD)稱為H(z)的多相分量。

FIR濾波器的多相結構如圖2所示。

圖2 FIR濾波器的多相結構Fig.2 Polyphase-structure of FIR filter

通過Matlab仿真軟件設計發射端波形成形FIR濾波器的參數為：α=0.5，濾波器取每符號4個采樣點，FIR濾波器有限長度N為33，即截取峰值點前后各4個符號。可得出系數h(0),h(1),h(2),…h(31),h(32)的數值[13]，如表1所示。

表1 平方根升余弦濾波器的h(n)

在數字化波形成形時，為確保h(t)采樣后的h(n)保持第一類線性相位，可舍去h(t)|t=0樣點，同時對N-1(偶數)點h(n)右移N-1/2[2]。

采樣率720 MHz的成形濾波器在FPGA中分成4路并行，處理速率180 MHz，采用多相成形濾波器，將設計出的系數分成4組，分別為[6,14]：

H0：h(1)，h(5)，h(9)，h(13)，h(17)，h(21)，h(25)，h(29)；

H1：h(2)，h(6)，h(10)，h(14)，h(18)，h(22)，h(26)，h(30)；

H2：h(3)，h(7)，h(11)，h(15)，h(19)，h(23)，h(27)，h(31)；

H3：h(4)，h(8)，h(12)，h(16)，h(20)，h(24)，h(28)，h(32)。

由一個33階的濾波器變成4個并行的8階子濾波器構成。4路并行輸出為：

(8)

發端基帶數據進行多相成形后的時域波形如圖3所示。這樣就將濾波器的工作頻率從720 MHz降到了180 MHz，同時將一個濾波器變為4個濾波器并行運行，由于FPGA集成度高、資源豐富，上述多相分布式的濾波器結構在FPGA中較易實現。

圖3 發端數據多相成形后時域波形Fig.3 Waveform in time domain of data processed by polyphase shaping filter

3 高速數據調制并行處理算法與實現

成形濾波后的基帶數據要進行數字中頻調制[15]。擴頻基帶速率為180 Mb/s，中頻載波采用720 MHz。對于寬帶高中頻信號調制，通常的實現方法是將FPGA產生的成形數據通過DA變成模擬基帶信號，用一片IQ調制器進行模擬調制。基于模擬調制的缺點，本文采用數字DDS技術及高速DA實現高中頻數字調制。DDS的原理是根據參考時鐘和輸出頻率計算出一個頻率控制字，在每一個參考時鐘沿將該頻率控制字進行累加以生成實時的相位信息，用相位字選擇正弦幅度ROM表中對應的幅度值，生成正弦載波。

對于低中頻DDS，可以采用一個高倍輸出頻率的采樣時鐘做參考，每個時鐘計算出一個相位字，串行生成中頻載波。對于720 MHz中頻，采樣時鐘選2.88 GHz，在FPGA內實現數字DDS，受處理時鐘的限制無法直接產生DDS，采用多路并行DDS技術[3]，分成16路并行，每路采樣率180 MHz。因此需要將16路的頻率控制字累加結果同時計算出來，如式(9)所示[16]：

(9)

各路分別用各自的相位字同時選擇ROM表相應位置的正弦波幅度值，得到16路并行的DDS輸出，將并行的基帶成形數據與生成的并行正弦載波采樣值相乘進行調制。基帶成形數據的采樣率為720 MHz，在FPGA中分成4路并行，而DDS的采樣率為2.88 GHz，16路并行，調制時基帶成形數據要進行4倍插值，提高采樣率到2.88 GHz，才能與并行DDS的相應采樣點相乘進行調制。16路并行調制輸出為：

(10)

并行調制數據要進行并串轉換，經過高速DA可以實現寬帶數據中頻調制的直接輸出。高速DA芯片內部集成了一個4∶1的并串轉換器，采樣率2.88 GHz，并行支路采樣率720 MHz，而FPGA中的調制數據分16路并行，每路180 MHz處理速率。需要利用FPGA軟件的LVDS模塊進行并串轉換，把16路180 MHz并行數據轉換成4路720 MHz并行數據，分別連接高速DA的4路輸入口，完成數模轉換，輸出中頻模擬調制信號。實現寬帶數據高中頻調制的直接輸出，省掉了調制器，使硬件簡單、節約成本。

成形濾波后數據調制到中頻的波形如圖4所示。中頻調制信號頻譜如圖5所示。

圖4 數據調制到中頻波形Fig.4 Data modulated to mid-frequency waveform

圖5 中頻調制信號頻譜Fig.5 Frequency spectrum of mid-frequency modulated signal

4 結束語

本文研究了一種寬帶擴頻信號數字調制器的設計與實現技術，對于寬帶擴頻數據，傳遞前需對信號進行成形濾波，以改善其頻譜特性，使得在消除碼間干擾與達到最佳檢測接收的前提下，提高信道的頻帶利用率。闡述了成形濾波的基本原理，高速數據FIR成形濾波器的多相結構，運用Matlab和Quartus II建模與仿真軟件設計和實現了寬帶信號的成形濾波器，并且提出了采用并行DDS技術和高速DA實現寬帶數據高中頻數字調制。最后通過硬件平臺驗證了設計的有效性和可行性。實驗結果表明，采用多相結構實現高速數據的成形濾波，打破了硬件限制，實現了數據的高速處理。采用數字中頻直接合成方法結合多路并行DDS技術，能產生具有良好頻譜特性的寬帶調制信號，并且硬件簡單。該技術中涉及到的并行處理思想可擴展到其他波形信號發生器，故本設計具有一定的可擴展性。