一種集成占空比校準的低雜散參考時鐘倍頻器

陳嘉豪，李浩明，王騰佳，王志宇，劉家瑞，郁發新

(浙江大學 航天電子工程研究所，杭州 310027)

鎖相環(Phase locked loop, PLL)是目前射頻接收機中頻率綜合器的主要結構形式，其基于參考時鐘產生高精度、低相位噪聲的輸出時鐘信號.參考時鐘的頻率及PLL的分頻比決定了輸出時鐘信號的頻率.通過提高參考時鐘頻率，降低PLL的分頻比可以降低PLL輸出信號的帶內噪聲和小數分頻量化噪聲.

在PLL系統輸入時鐘頻率難以提高的應用場景中，文獻[1-4]加入參考時鐘倍頻器(Reference frequency doubler, RFD)對PLL輸入參考時鐘進行頻率倍增，有效降低了PLL的帶內噪聲和量化噪聲.然而，這些倍頻器主要采用異或門(XOR)結構，若輸入信號的占空比偏離50%，輸出二倍頻信號的頻率穩定性會降低，以該二倍頻信號為參考時鐘會惡化PLL的相位噪聲，增大輸出信號的雜散.因此需要在RFD中對輸入時鐘占空比進行校準.傳統的占空比校準方式分為數字校準和模擬校準兩種.文獻[5]的比較顯示：數字校準精度受延時長度限制，且對工藝角、電壓和溫度(Process corner, voltage and temperature, PVT)變化敏感，對雜散的抑制有限.模擬占空比校準方式雖然可以實現更高的校準精度，但其占空比校準范圍通常較小.

本文提出了一種集成數模混合占空比校準的參考時鐘倍頻器對PLL的噪聲和雜散性能進行改善.在占空比校準電路中通過對數字邊沿調整技術擴大了占空比校準范圍，采用模擬占空比校準環路提高占空比校準精度，并通過控制算法協調兩種占空比校準電路的工作流程.最后通過仿真對占空比校準的范圍與精度進行驗證，并通過測試對倍頻器帶來的PLL相位噪聲改善和由占空比校準帶來的的雜散性能優化進行驗證.

1 具有RFD的PLL系統特性分析

1.1 具有RFD的PLL系統

具有RFD的PLL系統如圖1所示，圖中PLL結構中包括鑒頻鑒相器(Phase/frequency detector，PFD)、電荷泵(Charge pump，CP)、環路濾波器(Loop filter，LF)、壓控振蕩器(Voltage controlled oscillator，VCO)、分頻器(divider)和ΔΣ調制器(Delta sigma modulator，DSM).RFD對系統輸入時鐘進行倍頻，產生穩定的兩倍頻時鐘，并將其作為參考時鐘輸入PLL.

圖1 具有RFD的PLL系統框圖

對于PLL，使用RFD對輸入時鐘倍頻可以改善其帶內噪聲和小數分頻量化噪聲.PLL的帶內噪聲主要由輸入參考時鐘、電荷泵和分頻器貢獻.由于這3個模塊的等效輸出噪聲均正比于PLL分頻比的平方，參考時鐘頻率增大一倍可以使帶內噪聲降低約6 dB.ΔΣ調制器具有對噪聲的高通整形特性，其量化噪聲主要位于環路帶寬外.對于L階的多級噪聲整形ΔΣ調制器,其在載波附近的噪聲與參考時鐘頻率的2L-1次冪成反比，那么使用參考時鐘倍頻器會使量化噪聲減小到原來的1/22L-1.

1.2 RFD非理想特性引入的雜散

異或門倍頻器通過將輸入時鐘與其延時信號異或得到二倍頻信號.圖2為具有RFD的PLL系統在環路鎖定時，輸入時鐘(CLK_in)、延時信號(delayed)、參考時鐘(Ref)、PLL分頻時鐘(Div)與電荷泵電流(Icp)的時域波形.

圖中Tin為外部輸入時鐘周期，Tref是PLL的參考時鐘周期，為Tin的1/2，α為輸入時鐘占空比，τ為異或門倍頻器中的延時長度，tm為PLL鎖定時參考時鐘與分頻時鐘的固定邊沿差.其中tm滿足:

(1)

當α不為50%時，倍頻器輸出在時域上表現為每兩個相鄰周期的長度不同.與文獻[6-7]中參考雜散的產生原因與表現形式相似，倍頻后的參考時鐘進入PFD/CP后，在環路穩定時會產生周期穩定的脈沖式電荷泵輸出電流.

由輸入時鐘占空比誤差導致的失配電流是一個周期性的信號，其周期為2Tref，所產生的控制電壓會導致VCO的輸出具有其諧波分量，根據文獻[8]中VCO的數學模型可以得到VCO的輸出電壓為

(2)

式中:V0為VCO擺幅;ω0為VCO諧振角頻率;ωref為參考時鐘角頻率; Δφ為由電荷泵失配電流引起的VCO相位偏移.從式(2)中可以看到，由占空比偏離50%產生的雜散位于f0±fref/2處.類比文獻[7]中對PLL參考雜散的推導，由占空比失準引起的雜散功率與邊沿時間差tm的關系如下：

(3)

式中：fBW為PLL的環路帶寬；N為PLL的分頻比；fP1為PLL環路濾波器的首個帶外極點頻率. 進一步可以得到雜散功率與輸入時鐘占空比α的關系：

(4)

式(4)可以發現，當輸入時鐘信號占空比α距50%越遠時，引起的雜散功率越大.

假設倍頻器輸入信號頻率為100 MHz，占空比為49%，N取40，fBW為800 kHz，環路濾波器的首個帶外極點fP1位于2 MHz，此時tm為0.05 ns，則由占空比失準在距載波100 MHz頻偏處引入的雜散約為-66.98 dBc.需要通過高精度的占空比校準消除或降低該雜散.

2 基于數模混合占空比校準的RFD架構設計

2.1 RFD架構設計

本文提出的基于數模混合占空比校準的RFD主要包括一個延時異或單元(Delayed exclusive OR，DXOR)和一個占空比校準環路(Duty cycle calibration loop，DCCL)，如圖3所示.其中DXOR對輸入時鐘信號進行倍頻，DCCL用于對輸入信號的占空比進行校準，以降低在距離PLL輸出載波fref/2頻偏處的雜散.

圖3 RFD架構框圖

在DXOR中，校準后的時鐘信號經延時器延時(Delay circuit,DLC)后，和原信號一同通過異或門(XOR)得到二倍頻信號. DXOR采用文獻[9]中的傳統結構，如圖4所示.在該結構中，延時產生的相移只要處于0°和180°之間，異或門即可產生穩定的二倍頻信號.

圖4 延時異或單元結構

本文提出的DCCL利用數字邊沿調整和模擬校準環路進行占空比校準.其主要結構包含占空比檢測器(Duty cycle detector，DCD)、占空比調節器(Duty cycle adjuster,DCA)及其控制算法電路(Controlling algorithm，CA).其中DCD作為DCCL的核心，參與數字邊沿調整和模擬占空比校準兩個過程.DCD根據輸入信號產生指示占空比與50%關系的數字信號Duty_data，并將輸入信號的占空比誤差轉換為模擬電壓.在進行數字邊沿調整時，控制算法電路根據Duty_data通過DCA數字部分對輸入信號的占空比進行粗調；進行模擬占空比校準時，DCA模擬部分則通過與DCD形成的模擬校準環路進行高精度的占空比校準.

2.2 控制算法與流程

控制算法電路主要用于占空比校準中數模電路的工作流程控制和數字校準鎖定的判斷.其控制流程如圖5所示.

圖5 占空比校準流程圖

系統啟動后輸入時鐘進入RFD，此時首先關閉模擬校準以防止其對數字校準完成的判斷造成影響.DCD對輸入信號的初始占空比進行檢測，得到指示信號Duty_data.然后啟動數字占空比校準，控制算法根據Duty_data控制DCA數字部分調整信號邊沿，然后重新比較并更新Duty_data，重復調整和比較的過程直至數字校準完成.完成后啟動模擬校準，通過DCA模擬部分與DCD構成的模擬環路進行精度更高的校準.至此系統執行過程結束.其中數字校準的完成通過Duty_data的翻轉情況判斷.若Duty_data連續兩次在0和1之間翻轉則說明此時的占空比誤差已小于最小調節步進，數字校準完成.

2.3 模擬占空比校準環路分析

所提出的倍頻器占空比校準電路在數字粗調完成后通過DCCL中的模擬環路進行細調，以同時獲得較大的校準范圍和較高的校準精度.文獻[10-13]通過對模擬占空比校準環路進行建模可以分析和設計其環路特性及校準精度.為方便分析，本文采用單端形式進行建模，如圖6所示，其中

圖6 占空比模擬校準環路模型

φout=φin-KDCA·Vduty.

(5)

式中:φin、φout分別為校準環路的輸入和輸出占空比誤差；KDCA為DCA模擬部分輸出占空比關于控制電壓Vduty的斜率；Vduty為DCD的輸出信號，其值為

Vduty=φoutKCPHint(s)HLPF(s).

(6)

式中:KCP為電荷泵每周期的凈輸出電流關于φout的斜率;Hint(s)為積分器輸入電流到輸出電壓的傳遞函數;HLPF(s)為低通濾波器的傳遞函數.設運算放大器的增益為Av，其中低頻增益為A0，主極點角頻率為ωA，則有：

(7)

(8)

(9)

式中,ωLPF為一階低通濾波器的極點角頻率，由上述各式可以得到環路增益：

Hloop(s)=KDCAVduty=

(10)

由于Hloop(s)第1項中積分器輸出點的高頻極點遠高于系統頻率，那么環路增益可以簡化為

(11)

來自積分器電容的密勒效應使得環路的主極點約為250 kHz，低通濾波器的極點約為50 MHz，距離主極點非常遠，所以環路穩定性不受濾波器極點的影響.根據實際電路參數計算得到環路的閉環低頻增益為36 dB，相位裕度約為90°，根據增益計算得到，占空比校準后輸出占空比誤差將降低為輸入占空比誤差的1.58%.

3 RFD電路設計

3.1 占空比檢測器(DCD)

3.1.1 DCD電路結構

作為DCCL的核心，DCD將輸入信號的占空比誤差轉換為電壓信號，進而配合DCA和控制算法一同對輸入信號的占空比進行校準.

占空比檢測器的電路結構如圖7所示，其中第1級電荷泵采用推挽輸出的運放，將電壓占空比轉換為電荷泵輸出電流的占空比，再利用積分器轉換為電壓信號.在一個時鐘周期內，當CLK_senser_P>CLK_senser_N時，M2斷開，M4將電流灌入C2.另外一路，為滿足基爾霍夫電流定律，M1還需要從C1中抽取另外的0.5It，造成流經C1和C2的電流方向相反.當占空比偏離時，C1和C2產生不同的平均電荷積累量，從而得到與占空比相關的差分輸出電壓，經一階低通濾波器濾波留下直流分量Vduty_P和Vduty_N，輸出到比較器和DCA模擬部分.控制算法電路會根據比較器輸出判斷下一步的占空比調整方向.在這里需要在電阻R1、R2和電容C3、C4之間做噪聲性能和面積的折中：當電阻較大時，可以有效減小電容的面積，但電阻會對Vduty貢獻相當一部分噪聲；當電阻較小時，電容面積將擴大，但噪聲性能將得到改善.

圖7 DCD結構框圖

3.1.2 非理想效應分析

占空比校準環路的非理想效應主要來自兩方面：電荷泵電流失配和比較器的失調電壓.其中電荷泵的電流失配對占空比校準的精度有較為重要的影響.

1)電荷泵電流失配. 電荷泵電流失配是指由于版圖不對稱和電流鏡電路中溝道長度調制等因素造成的電荷泵左右兩路電流不匹配.對于輸入管M1和M2，假設圖7的DCD中電荷泵的尾電流為It，輸入管作為理想開關工作，由于兩個輸入管不會同時導通，所以每路N管在導通時總是流過全部的尾電流It，輸入管的失配對校準結果的影響較小.對于P管電流源，假設M3和M4的電流分別為mIt和(1-m)It，輸入信號占空比為α，當占空比校準完成后電荷泵輸出電流在積分器中每周期積累的電荷量相等，即

mIt·αT-(1-m)It·(1-α)T=
(1-m)It·(1-α)T-mIt·αT,

(12)

化簡后可得

α=1-m.

(13)

所以，在只考慮電荷泵失配時，校準完成后輸出信號的占空比誤差等于電荷泵兩路P管的電流誤差.為了減小該失配帶來的影響，在設計中采用了共源共柵結構和版圖匹配技術來抑制由溝道長度調制和其他版圖因素引起的失配.

2)比較器失調電壓. 由于數字調節的鎖定是由比較器的比較結果決定的，所以過大的比較器失調電壓會影響數字占空比校準的精度.由于比較器和控制算法的時鐘為輸入時鐘的256分頻信號，所以比較器的失調電壓只需小于DCA數字部分調節步長在一個時鐘周期內累積的Vduty變化.仿真結果顯示，在輸入時鐘為100 MHz時，比較器失調電壓約為3 mV，而數字校準鎖定時一個周期內Vduty的變化量超過20 mV，此時比較器的失調電壓不會影響數字調節鎖定的判斷.

3.2 占空比調節器 (DCA)

3.2.1 DCA數字部分

本文采用的DCA數字部分及其邊沿調整器如圖8(a)所示.

文獻[11-14]中采用多級反相器擴大調整范圍的做法，所提出的DCA數字部分采用六級邊沿調整器對信號邊沿的延時差進行調整，進而調整輸入方波的占空比，其調節前后波形變化如圖8(b)所示.每級邊沿調整器的延時差均為前一級的兩倍，便于算法使用二進制碼進行調節程度的控制.

基于反相器結構，由快/慢速PMOS和快/慢速NMOS組成，其中M1～M4具有相同的寬長比W/L，速度較慢，M5～M8具有更大的寬長比W/L，速度更快.慢速PMOS可以將輸入信號下降沿減慢為緩慢輸出上升沿，慢速NMOS則可以將輸入信號上升沿減慢為緩慢的輸出下降沿.當輸出信號進入后一級反相器時，不同的邊沿速度在同一反相器閾值下即可轉化為不同的延時.當前后兩個反相器設置為相反的極性時，即可對不同的邊沿產生延時差.兩種邊沿的延時差Δτ會造成信號的占空比縮小Δτ/T.圖8(a)中第1級設置為減緩輸出上升沿，第2級為減緩輸出下降沿，當輸入信號進入后，兩級反相器對輸入信號的下降沿延時較高，而對輸入信號上升沿的延時較低，增大了信號占空比.仿真結果顯示，在六級邊沿調整器對輸入信號的延時差調整范圍為±1 382 ps，調節步長約10.8 ps，對于100 MHz的輸入時鐘，其最大可調范圍為50%±13.82%，最大調節誤差為±0.11%.根據模擬占空比校準環路分析的推導，數模混合校準之后的理論占空比誤差將低于0.001 8%.

圖8 邊沿調整器結構及其信號變化

3.2.2 DCA模擬部分

當DCA數字部分完成校準后，占空比誤差已經縮小到模擬部分校準范圍內，此時固定數字校準碼字，算法電路控制模擬校準環路啟動進行精度更高的占空比校準.

DCA模擬部分如圖9(a)所示.模擬占空比調節通過改變時鐘緩沖器的差分輸出直流偏置，即改變信號過零點調整占空比.對DCA模擬部分的校準斜率KDCA進行仿真，結果如圖9(b)所示，對于100 MHz輸入信號，其KDCA約為0.57%/V.

圖9 DCA模擬部分及KDCA仿真結果

3.3 系統仿真分析

對整個系統進行數模混合仿真，其中輸入信號頻率為100 MHz，占空比約為49.2%，RFD輸出信號頻率如圖10(a)所示，DCA輸出信號占空比變化如圖10(b)所示.可以看到，DCA數字部分將占空比縮小至50.03%后，進入模擬校準過程，最終占空比均值穩定在50.002%附近，由于波動引起的最大占空比誤差為0.007%.RFD的輸出頻率誤差約為380×10-6.

圖10 倍頻器輸出頻率誤差及DCA輸出占空比仿真結果

對倍頻器輸出的二倍頻信號進行相位噪聲仿真，結果如圖11所示，可以看到在參考時鐘噪聲貢獻占比較高的帶內部分，二倍頻信號的相位噪聲從1 kHz頻偏處開始已低于125 dBc/Hz，遠低于常規PLL的帶內噪聲，可以認為由RFD額外引入的相位噪聲不會對PLL的輸出相位噪聲造成影響.

圖11 倍頻器輸出相位噪聲仿真結果

在不同PVT環境下對電路進行仿真，得到DCA輸出信號的最大占空比誤差，結果見表1.

表1 不同PVT條件下的最大校準誤差仿真結果

4 實驗驗證與對比分析

本文所述電路使用40 nm CMOS工藝進行了流片驗證，芯片顯微照片及版圖如圖12所示，其中差分輸入信號通過圖中所示的管腳CLK_in_P和CLK_in_N輸入RFD，經占空比校準和倍頻后進入PLL.

圖12 倍頻器顯微照片及版圖

將該倍頻器的輸出信號作為參考時鐘輸入PLL，并對該PLL的相位噪聲及雜散進行測試，測試結果可以反映出倍頻器對相位噪聲和雜散的改善能力.測試采用的輸入正弦信號頻率為40 MHz.令PLL工作在小數分頻模式，使ΔΣ調制器的量化噪聲突顯出來.當參考時鐘倍頻器被旁路時，PLL的分頻比N設置為100，VCO振蕩在4 GHz.參考時鐘倍頻器開啟后，PLL參考時鐘被倍頻為80 MHz，分頻比N降低為50，以保證相同的輸出頻率.PLL輸出信號的相位噪聲如圖13所示.其中使用倍頻器后帶內噪聲最多下降約6.67 dB，ΔΣ調制器量化噪聲最多下降約5.61 dB.

圖13 PLL相位噪聲及量化噪聲抑制測試結果

同時，在輸入時鐘頻率為100 MHz時驗證占空比校準對雜散的改善狀況.PLL的輸出頻譜如圖14所示,當輸入時鐘占空比偏離50%時，在距輸出載波100 MHz處的雜散約為-66.59 dBc/Hz；當輸入時鐘占空比得到校準后，距輸出載波100 MHz處的雜散降低至-76.11 dBc/Hz.由校準帶來的雜散抑制達到9.52 dB.

圖14 占空比校準前后雜散測試結果對比

表2為本文提出的倍頻器與近年部分相關文獻中相似電路的性能比較.在雜散性能上，所提出的RFD與PLL構成的系統在距PLL輸出載波1/2參考頻率偏移處和參考時鐘頻率偏移處的雜散性能均優于類似結構的論文.在占空比校準性能上，由于數模校準的結合，本文最大占空比校準誤差理論值為0.001 8%，低于根據文獻[4]中數字調節步長計算得到的最大誤差.通過仿真驗證，最大占空比誤差遠低于采用純模擬和其他數模混合方式進行校準的文獻.所提出的占空比校準范圍為36.18%～63.82%，在高校準精度的前提下達到了符合應用需求的校準范圍.

表2 相似類型電路性能對比

5 結 論

1)本文提出了一種集成數模混合占空比校準環路的新型參考時鐘倍頻器，該倍頻器通過數字邊沿調整技術擴大了占空比校準的輸入誤差范圍，通過模擬占空比校準環路提高了占空比校準的精度.兩種校準技術通過算法控制協同工作，在擴大校準范圍的同時提高了校準的精度.并通過仿真和流片測試進行了驗證.

2)仿真結果顯示，數模混合占空比校準電路能夠將占空比誤差降低至0.007%，倍頻器輸出信號的頻率誤差能夠降低至380×10-6.

3)測試結果顯示，通過所提出的參考時鐘倍頻器對鎖相環輸入時鐘進行倍頻，該倍頻器能夠使鎖相環的帶內噪聲和小數分頻量化噪聲分別降低6.67 dB和5.61 dB.在該RFD與PLL組成的系統中進行輸入時鐘占空比校準，可以使由100 MHz輸入時鐘占空比誤差引起的1/2參考頻率偏移處的雜散降低9.52 dB.