雷達雜波消除模塊的模型化設計

蘇剛 劉金海

摘? 要：雷達雜波消除模塊能最大限度降低雜波干擾，充分發揮雷達的工作性能。移動目標顯示模塊和恒虛警模塊是雷達信號處理的兩個主要模塊。移動目標顯示模塊能成功分離雷達回波信號和干擾信號。分離出的回波信號有大量的殘余信號，為了消除殘余信號，必須對雷達信號進行恒虛警處理。借助FPGA開發工具，采用模型化方法設計雷達雜波消除模塊，可以最大限度縮短設計周期、降低開發費用、節省硬件資源。

關鍵詞：干擾信號;移動目標顯示;恒虛警;模型化設計

中圖分類號：TN957? ? ? ?文獻標識碼：A 文章編號：2096-4706（2021）05-0048-04

Modeling Design of Radar Clutter Elimination Module

SU Gang，LIU Jinhai

（School of Physics and Electronic Information，Dezhou University，Dezhou? 253023，China）

Abstract：The radar clutter elimination module can reduce the clutter interference to the maximum extent and give full play to the radar working performance. Moving target display module and constant false alarm module are two main modules for radar signal processing. Moving target display module can successfully separate radar echo signal and interference signal. Separated echo signal has a large number of residual signals. In order to eliminate the residual signals，the radar signal must be carried out constant false alarm processing. With the help of FPGA development tools，the radar clutter elimination module is designed by modeling method，which can shorten the design cycle to the maximum extent，reduce the development cost and save hardware resources.

Keywords：interference signal;moving target display;constant false alarm;modeling design

0? 引? 言

近年來，通信技術的發展極大地擴展了數字信號處理的應用范圍。以更高的速度和更低的成本實現越來越復雜的數字信號處理算法，日漸成為數字信號處理研究的重點[1]。雷達信號處理領域，對信號處理所需要的計算量提出了極高的要求[2]。傳統的解決方案一般是采用多片DSP并聯構成多處理器系統來實現，設計復雜度和系統功耗大幅度提升，使系統穩定性受到影響[3]。FPGA的集成度高、邏輯實現能力強、設計靈活性更好，在雷達信號處理領域的優勢日漸顯現，隨著FPGA技術的進步，傳統上的限制正在硬件和軟件設計層次上逐漸被克服[4]。FPGA開發需要使用硬件描述語言，硬件描述語言提高了開發門檻，對通信專業從業者是一個巨大挑戰。基于FPGA的數字電路模型化設計方法已被廣泛應用于控制領域的復雜仿真和設計中，而在軟件無線電領域尤其雷達信號處理領域模型化設計方法處于起步階段，有待進一步推廣應用。

雜波信號處理模塊在雷達信號處理中起著十分重要的作用，是雷達信號處理的核心步驟之一，也是軟件無線電技術的重要組成部分[5]。使用FPGA探索雜波處理模塊的設計方法，可以為雷達信號處理提供新思路，可以解決傳統設計方法工作量大、環節復雜、效率低的問題，也可為其他領域的信號處理方法提供借鑒。

1? 模型化設計流程

數字電路設計若使用FPGA實現，設計周期短，易更改，無須介入實際物理層的布局布線，前期投入小，風險小。利用MATLAB軟件的simulink功能，結合FPGA開發工具，可以實現數字電路的模型化設計[6]。DSP Builder是FPGA廠商開發的設計工具，把算法級和RTL級兩種設計工具連接起來，最大限度地發揮了兩種工具的優勢，是數字電路模型化設計的必備工具[7]。DSP Builder依賴于數學分析工具MATLAB/simulink，利用simulink的Blockset，可以在simulink中進行圖形化設計和仿真，通過Signal Compiler可以把MATLAB/simulink的設計文件（.mdl）轉成相應的硬件描述語言VHDL設計文件（.vhd）及用于控制綜合與編譯的TCL腳本。而對后者的處理可以由FPGA開發軟件QuartusⅡ來完成。DSP Builder支持系統、算法和硬件設計共享一個公共開發平臺[8]。在算法友好的開發環境中幫助設計人員生成硬件描述語言，提供從上到下的模型化設計方案，從而縮短了FPGA開發周期。基于FPGA的數字電路模型化設計流程如圖1所示。

2? 移動目標顯示模塊

2.1? 移動目標顯示實現原理

與靜止目標回波不同，運動目標會產生多普勒頻移，運動目標回波的幅度和相位會隨時間發生很大變化。移動目標顯示（MTI）技術可以區分固定目標、慢速移動目標和快速運動目標。如圖2所示，Sd（t）是運動目標回波信號，減去相鄰回傳周期內同一測距單位的信號Sd（t-Tr），固定目標將消失，慢速運動目標將大大減弱，快速運動目標的回波將保持不變，Δu（t）是得到的運動目標回波信號。后續對Δu（t）進行濾波處理，可以得到更純凈的信號。最早期的動目標顯示濾波器為傳統為一次對消及二次對消器，為了展寬濾波器凹口寬度從而增強雜波抑制能力可以通過增加對消次數的方式來實現。

兩個脈沖分頻器級聯形成一個三脈沖分頻器，固定三脈沖對消器的傳遞函數為：

H（z）=（1-z-1）（1-z-1）=（1-z-1）2? ? ? ? （1）

時域表達式為：

y（n）=x（n）-2x（n-1）+x（n-2）? ? ? ? ? （2）

三脈沖對消器的結構如圖3所示，三脈沖對消器的頻率響應如圖4所示。

MTI濾波模塊通常用采用N階橫向FIR濾波器實現，N階橫向FIR濾波器如圖5所示。其中x（n）為輸入信號，h（n）為FIR濾波系數，y（n）為經過濾波后的信號;N表示FIR濾波器的抽頭數，濾波器階數為N-1。輸入信號被發送到一組延遲單元，每個延遲單元的延遲時間對應于發射脈沖的重復時間。

2.2? MTI模型化設計

設置測試信號采樣頻率fs=24 MHz，中頻f0=30 MHz，帶寬B=5 MHz，時寬T=30 μs。設置T為脈沖恢復時間，構成脈沖寬度，則每個脈沖的數目就是一個點。移動目的地指示符意味著刪除相同距離單位中的多個脈沖，即過濾相同距離單位中的多個脈沖，并且過濾系數分別為1、-2和1。MTI模塊的模型化設計框圖如圖6所示。

2.3? MTI模塊硬件級仿真

在算法得到驗證后，可以使用Simulink中的Signal Compiler模塊映射為MDL文件。啟動QuartusⅡ，然后配置管腳，編譯生成配置文件，利用此文件配置FPGA芯片，得到所需的MTI模塊電路。在Simulink環境下，可以進行半實物仿真驗證，仿真結果如圖7所示。半實物仿真屬于硬件級別仿真，更接近實際結果。與以往的算法級仿真不同，這種驗證方法大大提高了仿真的效率和可靠性。該建模方法的算法仿真功能和與其他軟件的協同功能，不僅節省了人力，而且縮短了開發周期。

3? 恒虛警處理模塊

3.1? 恒虛警原理

雷達信號處理機由于受到干擾，往往會產生許多意想不到的處理結果。接收到的信號留下了大量的殘余信號，雷達將這些殘余信號誤認為是有用信號。這意味著雷達回波信號具有很高的恒虛警（CFAR）概率。為了優化雷達信號的目標定位，將CFAR處理引入雷達信號處理系統中。如果虛警概率不是恒定的，處理器因虛警過多而過載，就需要對雷達信號進行CFAR處理。CFAR過程應該為雷達設置一個噪聲閾值。當閾值確定后，CFAR概率會有明顯的變化。

CFAR方法有兩種：慢閾值CFAR和快門限CFAR。慢閾值CFAR電路用于處理受溫度、電源等因素的影響而變化速率非常緩慢的內部噪聲。快門限CFAR用于管理無序環境下隨空間和時間而快速變化的信號。在低分辨率脈沖雷達信號處理中，雜波實際上是由多個獨立單元回波的疊加引起的，因此這種無序的分布可視為瑞利分布。瑞利分布的特征與噪聲的特征基本相似，疊加干擾信號的回波信號頻譜如圖8所示。CFAR具體實現方法是確定瑞利分布的平均值，然后用平均值對輸出進行歸一化。相鄰小區平均CFAR電路的組成與CFAR電路結構相似。而相鄰小區的平均CFAR率往往具有很強的邊緣效應，邊緣效應增加了虛警的可能性。

相鄰單元平均CFAR電路是一種改進的信號處理方法，旨在消除無序環境中出現故障的可能性，如圖9所示。在記錄單元的相同范圍內，選擇N個參考單元并計算N個參考單元的平均值。此種處理方式在記錄單元中兩次確定平均值，然后選擇兩個平均值中的較大者作為列參考。如果一側的提取點被弱無序占據，則該側電路的平均值顯著降低。如果一側的提取點被強無序占據，則該側電路的平均值顯著升高。為了解決這個問題，可以在檢測單元前后平均估計N個參考單元，并將平均估計的最大值作為輸出。但是這樣會嚴重降低雜波邊緣外側信號檢測能力。

圖10是一種降低耦合平均CFAR電路邊緣外信號損耗的新方法——兩側單元平均選大CFAR電路。該電路在相鄰距離單元的平均CFAR電路上進行了改進。當檢測閾值固定時，虛警概率的提升往往是由噪聲波動的增加引起的。根據參考單元數適當提高檢測門限可以使輸出虛警概率保持不變。

3.2? CFAR模塊模型化設計

相鄰單元平均CFAR檢測方法從被檢測目標鄰近單元來獲得雜波均值的樣本。但是該方法存在很嚴重的雜波邊緣內側虛警增大的問題，所以一般采用改進后的兩側單元平均選大電路，如圖11所示。在被識別單元格的左側和右側選擇L單元格，在兩側計算L單元格的平均值，并選擇平均值中的最大值作為輸出。初始結果乘以閾值乘法器C作為檢測閾值。目標兩側的自由統一是消除目標自身對閾值影響的保護單元。

3.3? CFAR模塊硬件級仿真

通過對CFAR模型化設計進行仿真，得出了CFAR模塊的仿真結果，仿真結果如圖12所示。在硬件模塊的算法得到正確驗證后，可以使用Matlab中的SignalCompiler模塊生成MDL文件。采用Altera的FPGA，選用VHDL語言，并自動生成一個可以打開并執行QuartusⅡ的項目文件。啟動QuartusⅡ，打開本項目，可以進行模擬和時序仿真，然后配置管腳，編譯生成配置文件，利用此文件配置FPGA芯片，得到所需的硬件電路。在Simulink環境下，進行半實物仿真驗證。該仿真是基于FPGA的硬件級仿真，更接近實際結果。與以往的算法級仿真不同，這種驗證方法大大提高了仿真的可靠性。采用QuartusⅡ直接對FPGA進行配置和驗證，省去了HIL驗證的三個步驟。該建模方法的算法仿真功能和與其他軟件的協同功能，不僅節省了人力，而且縮短了開發周期。

4? 結? 論

雷達信號雜波處理是雷達信號處理中最重要的組成部分，MTI和CFAR相互協調，共同作用，精確分離出雷達回波信號。借助Matlab中的DSP builder模塊進行模型化設計，然后利用FPGA芯片進行硬件級別仿真，真實可靠，事半功倍。DSP builder中的模塊由Altera優化的IP核集成，與FPGA開發環境中的模塊基本相同，而FPGA可以反復擦寫配置。因此，該建模方法不僅節省了開發時間，而且在一定程度上節約了硬件資源。

模型化設計方法方興未艾，現在集成電路的設計也可以參考模型化設計方法，而FPGA可以作為集成電路設計中的硬件仿真平臺。應該看到的是DSP builder可以與SOPC開發結合起來，共同進行FPGA開發，所以模型化設計方法前景一片大好，FPGA工具會進一步提升信號處理的效率。

參考文獻：

[1] 李小波.極化雷達目標調制模擬器設計及實現 [D].秦皇島：燕山大學，2016.

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[3] 肖達，劉輝，張玉華.數字下變頻的零點漂移現象分析與抑制方法 [J].現代雷達，2021，43（1）：71-75.

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[6] 付林，江偉偉，陸峻.基于矢量計算的雷達監測信號處理方法 [J].雷達與對抗，2020，40（4）：5-6+37.

[7] 岳黎冬.中頻信號采集及處理模塊研制 [D].哈爾濱：哈爾濱工業大學，2020.

[8] 黃明慧.基于FPGA模型化設計的雷達信號處理的實現 [D].西安：西安電子科技大學，2010.

作者簡介：蘇剛（1988—），男，漢族，山東濱州人，通信工程師，助教，碩士，研究方向：信號處理理論及應用;劉金海（1981—），男，漢族，山東昌樂人，講師，博士，研究方向：超寬帶天線、相控陣天線和基站用高增益天線等。