一種低功耗頻率穩定的CMOS環形振蕩器設計

張 可，代雪峰，張海濤

（1.中國電子科技集團公司第四十七研究所，沈陽110032；2.東北大學理學院物理系，沈陽110004；3.中國人民解放軍95979部隊，沈陽110045）

一種低功耗頻率穩定的CMOS環形振蕩器設計

張 可1，代雪峰2，張海濤3

（1.中國電子科技集團公司第四十七研究所，沈陽110032；2.東北大學理學院物理系，沈陽110004；3.中國人民解放軍95979部隊，沈陽110045）

COMS環形振蕩器具有版圖面積小，頻率調諧范圍大、線性度好等優點，可作為系統時鐘的關鍵部件，廣泛應用于電子及通信系統中。對傳統的環形振蕩器及其頻率穩定的改進方式進行介紹，設計新的延時單元，搭建環形振蕩器電路結構，實現了一種頻率穩定的CMOS環形振蕩器。該振蕩器電路結構簡單，易于集成。通過0.25μm CMOS工藝仿真對比分析，環形振蕩器功耗降低了40%，同時在工作電壓變化28%條件下，輸出頻率變化為5%，頻率相對穩定。實現對振蕩器頻率穩定性的改進又降低了振蕩器的功耗。

低功耗；振蕩器；環形振蕩器；延時單元；振蕩頻率；時鐘

1 引言

隨著半導體行業發展，CMOS工藝生產技術提高，芯片面積越來越小。對芯片內部各模塊的低功耗、高穩定、高精度要求也越來越高[1]。振蕩器模塊作為系統時鐘產生的關鍵部件，廣泛應用于電子及通信系統中，尤其在鎖相環電路、時鐘恢復電路中更是重中之重[2]。因此，以COMS工藝為基礎的環形振蕩器成為研究熱點。環形振蕩器與數字工藝兼容，版圖面積小，且具有頻率調諧范圍大、線性度好等優點，被廣泛應用于工業產品和學術設計中[3]。然而，COMS環形振蕩器在功耗和相位噪聲及頻率穩定性等方面，仍需要更加深入的研究[4]。

2 傳統環形振蕩器介紹

環形振蕩器由環路中若干振蕩電路單元組成，每個電路單元由有源器件構成。如果環形振蕩器滿足“巴克豪森準則”將發生振蕩，產生周期變化的電壓信號[5]。典型結構如圖1所示。

圖1 典型的環形振蕩器結構圖

這種環形振蕩器中的振蕩單元電路為反相器，且反相的次數必須為奇數，一般是5級[6]，但由于COMS門電路的傳輸延時極短，難以獲得較低的振蕩頻率。為了降低頻率，在每個反相器輸出端添加了負載電容，以3級振蕩器單元為例，如圖2和圖3所示。

圖2 改進的環形振蕩器結構圖[7]

圖2中通過接入電容負載，達到了降低頻率的目的，但是電容的充放電時間受PMOS管和NMOS管飽和電流及VDD大小的控制影響，輸出頻率隨著VDD變化而變得不穩定。通過結構優化，形成圖3所示的結構圖。

圖3 改進的頻率穩定環形振蕩器結構圖[8]

在每個反相器的兩個MOS管的源端接入電阻R，通過增大MOS管的寬長比來減小MOS管導通電阻(RON)。取足夠大的電阻R值，使R>>RON，就可以使電容充放電的電流主要受電阻R的影響，而減小受MOS管的影響。此電路結構電容充放電時間基本由R、C決定，受電源電壓變化影響較小，可達到穩定頻率的目的。但是，大尺寸的MOS管和電阻會帶來版圖面積增加，同時充電電阻R的引入，會有較高的功耗，故需重新設計振蕩器延時單元，使其既滿足穩定頻率目的又能夠降低環形振蕩器的功耗。

3 改進環形振蕩器電路設計

3.1 振蕩器延時單元電路T-Buffer

根據圖3電路功能，對反相器單元進行改進，采用偏置在線性區的PMOS管作為負載對電容進行快速充電，通過電阻R進行慢速放電，且充放電可分開控制的方式，設計一款延時單元電路，如圖4所示。

圖4 環形振蕩器延時單元電路圖

其中，CON端為控制端口，IN端為輸入端口，Y為輸出端口。電路狀態如下：

（1）CON端口為低電平時，M1導通，VDD向電容充電，M3關閉，電路無放電，節點A電壓迅速升高，延時單元輸出低電平。

（2）CON端口為高電平時，M1關閉，電路充電關閉，IN端口輸入低電平，則M2關閉，電路無放電通路，此時電路為保持狀態，節點A電平保持不變，延遲單元保持低電平輸出狀態。

（3）CON端口為高電平時，M1關閉，此時IN端口輸入高電平，則M2，M3都導通，電路為放電過程，節點A電壓通過RC放電會緩慢降低，經過△T時間降低到施密特翻轉閾值點V-時，延時單元輸出高電平。

將延時單元規定為T-Buffer，其符號如圖5所示，與傳統的延時反相器單元相比，此單元為可控單元，具有充電、保持、放電三種狀態。

圖5 延時單元T-Buffer符號圖

3.2 整體環路結構

新型延時單元結構的CMOS環形振蕩器電路圖如圖6所示。

圖6 新型COMS環形振蕩器電路結構

根據3.1中描述的延時單元功能特性，在R、C一定的條件下，通過減少振蕩器充電次數、增加單元保持時間即可達到降低功耗的目的。當EN為0時，電路關閉，Vo0輸出低電平，環路延遲單元T-buffer1～T-buffer7同時充電，各級輸出為低電平。EN為1時，Vo0輸出高電平，T-buffer1開始放電，經過△T時間后輸出高電平，在T-buffer1輸出低電平期間，T-buffer2～T-buffer7為保持狀態，輸出低電平。T-buffer1經過△T時間輸出高電平后，T-buffer2開始放電，△T時間后輸出高電平，依次傳遞到T-buffer7。從Vo0輸出高電平開始，經歷7×△T時間后T-buffer7輸出高電平，通過三級CMOS反相器傳輸后使 Vo0輸出變為低電平，使T-buffer1～T-buffer7重新充電，重復上述過程Vo0～Vo7輸出振蕩信號。

另外，Vo0輸出變為低電平后，其低電平保持時間受T-buffer8放電時間控制，即為△T，因此，忽略CMOS反相單元的傳輸延遲時間，則Vo0輸出低電平時間為△T，輸出高電平時間為7×△T，CLK選取與Vo3同相輸出，即可達到輸出近似50%占空比的時鐘信號。

3.3 電路仿真

采用0.25 μm CMOS工藝，仿真軟件Spectre進行仿真，VDD電源2.5V，各級延時單元輸出仿真結果如圖7所示。

圖7 環形振蕩器各級延時單元仿真結果

如圖7，I_Vdd為VDD電源電流，在一個CLK周期內，延遲環路單元只進行一次充電，電路平均功耗電流為362μA。使用延遲單元內部的MOS管和電阻尺寸，參照圖3結構進行搭建，同條件下仿真結果顯示，電源功耗電流為612μA，由此對比可知，與傳統環路結構相比，新型延遲單元及環路結構將電流降低為原來的40%，功耗得到了改善。同時，VDD為2.5V時，CLK輸出頻率為23.4MHz，VDD為1.8V時，CLK輸出頻率為22.2 MHz，環路振蕩器輸出頻率變化僅5%，輸出頻率相對穩定。

4 結束語

在傳統的環形振蕩器及其頻率穩定的改進方式基礎上，提出了在改進頻率穩定的同時，又能降低功耗的方法。新設計的延時單元，具有充電、保持及放電三種工作狀態，通過搭建環形振蕩器電路結構，實現環形振蕩器頻率輸出，電路結構簡單，易于集成。通過0.25 μm CMOS工藝仿真對比分析，環形振蕩器功耗降低了40%，同時在電源電壓變化28%條件下，輸出頻率變化為5%，此環形振蕩器在低頻模擬集成電路或混合信號集成電路設計中具有廣闊的應用前景，目前已集成到MCU時鐘系統中，作為上電時鐘使用。

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Design of a CMOS Ring Oscillator with Low Power and Frequency Stability

Zhang Ke1，Dai Xuefeng2，Zhang Haitao3
（1.The 47th Research Institute of China Electronics Technology Group Corporation,Shenyang 11003,China；2.Physics Department,Collage of Sciences,Northeast University,Shenyang 110004,China；3.The 95979 Army of Chinese People's Liberation Army,Shenyang 110045,China）

CMOS Ring Oscillator has many advantages such as small layout area，large frequency range and good linearity.It is the important part of the system clock and is widely used in the electronic and communication systems.The traditional ring oscillator and its frequency stability improvement method are introduced,and by designing a new delay unit and constructing the ring oscillator circuit structure,a frequency stabilized CMOS ring oscillator is realized.The oscillator has advantages of simple structure and easy integration,and by the comparison of 0.25 μm CMOS process simulation analysis,it has been found that the power consumption of the ring oscillator has been reduced by 40%，and while the supply voltage changes by 28%,the output frequency changes by 5%.The frequency is relatively stable.The oscillator not only achieves the improvement of frequency stability，but also meets requires of reducing power consumption.

Low power consumption；Oscillator；Ring oscillator；Delay unit；Oscillation frequency；Clock

10.3969/j.issn.1002-2279.2017.05.007

TN402

A

1002-2279-（2017）05-0023-04

張可（1985—）,男,黑龍江省哈爾濱人，工程師，主研方向：集成電路設計。