Multisim14的模擬電路設計分析研究

戎麗麗

（河北勞動關系職業學院 河北 石家莊 050093）

0 引言

傳統的電路設計存在理念較單一問題，主要集中由上至下為主體，順利開展依托試探等設計工作。一般情況下，應當提前設定電路參數，這就要求需要對以往電路數據進行分析，結合工作經驗確定最終參數，此階段所應用的多數模型都服務于電路特性研究[1]。經過模擬電路與相關器件，可以為后續電路連接與設計標準奠定重要基礎，促使各項目標達到預期狀態。開展模擬電路設計工作所需資金成本較大，且應用效能要求較高。隨著近年來信息技術的不斷拓展應用，對于部分高工作要求的電路需要推進電路設計工作，將Multisim14作為設計工具，設計計算機電路能夠最大化發揮此工具的設計效用[2]。

1 系統組成及通用標準組件設計

1.1 系統組成

典型模擬電路主要包括4部分，分別是輸入級、中間級、輸出級、偏置電路，多級直接耦合放大電路（圖1），輸入級電路負責阻抗匹配，在多級放大電路內決定整機信噪比，對電路設計有嚴格要求。中間級對輸入信號放大高增益電壓，能夠保證所獲信號幅度輸出足夠大。輸出級電路主要負責放大電流，確保負載功率滿足標準，依據輸出級電路結構與工作狀態，設計多樣化的功放電路類型[3]。

1.2 標準通用器件設計

Multisim作為目前廣泛應用的設計工具，完成電路仿真設計，在實際操作中，Multisim可以結構性整合相關信息資源，根據原理圖能夠實現信息高效傳輸，根據有關數據分析應用設備，根據仿真環境中相關數據高效滲透與顯示。以模60計數器數字電路設計為例，為了可以充分發揮Multisim的能效作用，應當設計中間核定計數標準，這就應當劃分不同組，一級服務個位計數，下級應當基于十位基數，因為兩級包含計數范疇并不相同，所以應當處理原始數據，運用清零作用芯片保證所達能效可以符合設計需求。

為了控制模60計數器正常運作，想要提升計數精準度，需要在Multisim平臺中重視電路結構設計，確保可以全面展現電路情況。在Multisim實際運行中應當選擇元件庫內相符標準與規格的顯示器，并在精準掌握對方波信號源后，選擇符合實際需求的邏輯分析儀，根據結果對是否可以精準衡量計數進行探究。在實際分析中需要以對應作用機制為依據，累積計數這樣兩級對應值標準時，計數器就會恢復至初始狀態，以時間規律為基準促使模60充分發揮計數功能。

2 電路仿真設計

分立元件模擬電路需較大設計量，再加上整體設計過程比較復雜，所以不確定性因素較多，通過利用EWB平臺計算機輔助設計手段，使用Multisim14旨在能夠提高本次模擬電路設計的工作可靠性與整體效率。

2.1 輸入電路

在直接耦合多級放大電路內，第1級電路一旦發生漂移，會在短時間內迅速逐級傳遞，獲得較大漂移電壓，同時產生畸形輸出波，差分放大電路可以有效抑制攻防電路溫漂電壓。為了在設計模擬電路時提升差分電路的溫漂抑制功效，本次設計選擇恒流漂偏置發射極，充分利用此種裝置所具備的恒流源等效無窮大內阻特點，能夠保證所設計模擬電路擁有極大共模信號抑制力前提下，避免對其他電路性能造成影響[4]。

2.2 中間級電路

中間級電路是為了能夠放大電壓，保證所獲充足電壓信號激勵后級電路，單管中間級放大電路使用了恒流源有源負載，能夠保證所獲電壓高增益，這種電路開環增益較大，能夠獲得更多電阻無源負載的動態化范圍。因為電路開環增益基本趨于無窮，為了順利完成本次電路仿真設計，通過對發射極與15 kΩ地接電阻，設計輸入信號vk=0.1 V，fm=1 000 Hz。從示波器A通道接入與B連接，設計A、B各輸出為100 mV/DIV、10 V/DIV，圖2為本次仿真設計波形圖，根據圖示在15 kΩ電阻接上之后，可以達到超出開環電壓120倍增益，這極易造成信號失真[5]。

2.3 輸出級電路

輸出級設計了互補MOSFET場效應管組成OCL電路結構，設計MOSFET場效應管動態電阻小，發熱較小，所需較小散熱片體積，達到較好頻響效果，因為MOSFET場效應管存在門檻電壓，可以將高于電壓的偏置電壓設計其中，這樣可以對輸出級仿真設計時，設計獨立偏置，保持波形穩定性。

2.4 恒流源電路

為了有效提升差分電路共模抑制力，對于發射極電阻可以選擇恒流源取代，在設計放大電路時使用恒流源能夠提高負載電阻的整體增益，還可以有效避免對其他電路性能造成影響。例如輸入級電路的恒流源，原理公式如下：

在三極管放大器有足夠大倍數β情況下，一般β要求150以內：

其中

式中：三極管b-e管壓降用UQbe表示；由于不改變UQ8be與R8，則電流Ic9始終恒定不變。

2.5 VHDL主體設計

VHDL作為硬件展示語言具備一定國際性，目前已有相對清晰的規定標準。Multisim在不斷創新發展與實際運作中，以語言主體形式進行電路設計，軟件仿真器有多樣性設計，能夠優化組合不同模型，發揮Multisim的不同編譯設計功能，分離器件設計精準把控其中細節。CLR在應用中占據重要地位，有人工清零作用，作為端體形式，在值量為1情況下，會改變計數器的輸出值，顯示“零”，這時需要注意，在值量為1才能夠成功顯示計數器的具體數據，獲得輸出能效。

在計數器“零”顯示情況下，計數器允許端在1數值情況下，以時鐘的具體狀態推進計數工作，保證輸出數值能夠符合實際情況。最初設計還要保證時鐘所處時刻在個、十位均符合清零標準，并在后續流程化計數中，個位數可能會形成0～9的變化趨勢，在十位數值間形成一定差異。在上述兩部分數值均為頂端狀態下，可以發揮人工清零作用后重啟下輪計數，所以可以看出這一設計流程有一定限制循環性特點，這一設計階段進位輸出端一旦出現進位變化，表示已經完成清零步驟成功進入下階段計數。

基于VHDL的語言設計作為目前常用方法之一，以具體設計情況為依據拓寬自身所處的權限范圍，完成不同模值計數可以充分發揮計數器功能，利用這一程序調整指標，劃分多個目標值獲得數值乘積之后，即可獲得對應需求信息。通過充分運用VHDL語言，完成合理的Multisim電路設計，在特殊條件下延時處理，可以保證最終顯示結果貼近于實際電路的運行狀態。

3 設計對比分析

3.1 整機電路仿真

本次Multisim14設計模擬電路的整機仿真圖，需要注意其中R3、R17、R19以上3個原件，R3作為輸出級原件，主要可以對R3調節來有效改變Q1與Q2的電壓值，這樣能夠設計合適的Q1與Q2偏置電壓，確保兩個偏置電壓不會在切換正、負半周波形情況下的信號失真情況。設計R17、R19主要是為了實現整個模擬電路的增益，根據設計模擬仿真電路圖設定相關參數，達到約32倍的整機增益，基本與仿真結果相符（圖3）。

3.2 PCB電路板測試

多級放大器對PCB有嚴格設計要求，需要遵循并聯一點接地設計原則，因為多級放大電路內每級信號幅度各有差別，如果本次設計選用串聯多點接地，那么各級電壓地線串聯節點就會形成壓降，在其他回路中串入導致干擾，甚至產生正反饋，對整機輸出音質造成影響，還要注意大電流回路使用加粗銅線，運用Altium Designer 9.0繪圖軟件制作PCB板，設計單面板結構，設計90 mm×62 mm插接件、調節部件在板塊四周，方便裝配調試。

3.3 靜態工作點分析測試

多級放大電路的靜態工作點之間存在相互影響，因為MOSFET場效應能夠輸出彼此對稱的輸出管互補參數，N管的流出電流基本等同于P管的流入電流，一旦N、P兩管發生電流偏移情況會造成損壞負載。這種情況下需要對電位器調整R3，對兩端電壓同步監測，控制電壓值在5～7 V合理范圍內，與電路仿真設計相結合分析電路原理，可以通過改變R14設計來達到影響輸入級電流的增益效果，確定R14后選定R8會減小對電路的影響。假若R8過小取值會無法放大中間級電路，過大取值則會減小中間級電路的動態化范圍，甚至會出現直接飽和。對于電路裝配異常問題，與上述仿真結果結合能夠對電路故障迅速定位。

與上文設計電路仿真思路相結合，對電路原理進行分析，如果三極管基發射極管壓降值為0.6 V，可以得出：

所以輸入級電路在IQ9C=UR8/R8=1.538 mA,IQ5C=UQ6C=IQ9C/2=0.769 mA的情況下，中間級電路有IQ7C=UR10/R10=0.6/27=22 mA，得出：

通過查詢相關電路設計手冊能夠發現，IRF540為Vth電壓限值情況下，典型電壓值為3 V，IRF9540門檻典型電壓值為-3 V，得出：

中間級、輸出級耦合關鍵元件用R3表示，通過對R3進行調節決定UR3基本在6 V，這時輸入級和中間級形成直接耦合電平關系公式表示如下：

在等同Ube取值條件下，R10約為3R4，考慮閉環電路反饋性能，可以對上述公式進行簡化，得到公式如下：

根據上述設計分析與關系公式，靜態測試輸入端接地采用數字萬用表，對靜態工作點進行測量（表1），測試結果基本一致于仿真理論計算結果。

表1 靜態工作點仿真、計算、實測結果對比

3.4 VHDL語言設計對比

根據上述分析，為了對比Multisim14設計模擬電路的效果，采用通用型器件設計輸入電路，使用兩片74LS290級連，構成一百進制計數器，利用這一芯片清零端，可以成功去除40多個余狀態，而這主要依據U6輸入值所決定。換言之，可以改變輸入值，即可改變相應的計數器模值，根據上述設計能夠發現，拓展任意模值計數器，均可以應用74LS290的4位輸出端實現。

基于VHDL語言設計要滿足計數器功能拓展，可以分解程序目標值為合適的兩個或多個級聯數值乘積。結合上述設計輸入電路使用的1 000 Hz頻率，在調高頻率情況下，可以根據逐漸增大的顯示頻率，增快譯碼顯示器的數字顯示速度，造成模糊顯示的問題。這一情況主要由于采用的異步計數器所致，它在工作中由于低頻需要進行增頻處理，而在增頻后發生的模糊顯示這一問題，還會在譯碼電路狀態中發生冒險、競爭的情況。為了減少這種不利帶來的系統危害，需要盡可能使用同步電路構造，主要原因在于改變同步電路信號，只要確保信號峰值不會在時間沿口出現，也不會滿足數據保持時間下，就可以避免對系統造成破壞，保證模擬電路的穩定運行。

使用VHDL語言設計計數器電路，仿真設計功能均正確，但無法保證最終結果無誤，尤其是適用FPGA、CPLD這種特殊器件時，將時延加入模擬電路設計后，會與電路的真實工作狀態十分接近。Multisim14能夠綜合迅速設計與生成最優化網絡表，可以提供給用戶所需結果，也為了方便日后應用，可以封裝仿真、邏輯功能均正確的電路模型，完成定義、封裝、定制獲得Multisim14元件庫內的虛擬器件，在后續模擬電路設計時可以整套搬用。

根據上述對比兩種設計方式，本次仿真實驗均在設計中采用標準通用器件，仿真結果發現Multisim14設計的模擬電路能夠基本滿足此要求。但是在Multisim14的元件庫內并不代表可以全部包含，對于使用的部分特殊功能原件，依然需要單獨創建封裝。對于復雜的數字化電路建模與可編程電路，均可以利用Multisim14達到理想設計效果。但是需要解決綜合網絡表形成可編程邏輯器件的文件下載，需要采用第三方軟件來實現。

4 結語

綜上所述，本文利用Multisim14完成模擬電路設計的仿真分析，結合數字電路模擬設計實例，發現Multisim14應用于模擬電路設計優勢明顯，并在對比VHDL語言設計方法下，Multisim14基本可以對設計電路的環境達到真實模擬，充分體現了Multisim14的設計便利性，也提高了模擬電路的設計速度，還能夠在Multisim14中方便修改靈活設計，為后續模擬電路設計相關研究提供重要參考價值。