基于ADSP—BF537的多路數(shù)字音頻集采技術的研究

摘 要：近年來，隨著電子信息及計算機技術的飛速發(fā)展，數(shù)字電路在多種行業(yè)及領域內(nèi)逐漸廣泛應用，對數(shù)字電子設計的要求不斷提高。本文針對基于ADSP-BF537的數(shù)字音頻信號集采技術進行論述，對輸入信號的解碼和信號質(zhì)量的監(jiān)測作為音頻信號采集處理模塊的任務，通過自動倒換程序來切換符合要求的信號。

關鍵詞：集采技術；數(shù)字音頻；多路集采

1 音頻集采的概述

數(shù)據(jù)集采及處理系統(tǒng)中，主要的硬件電路包括：微型計算機、調(diào)理信號電路、數(shù)據(jù)集采電路。調(diào)理信號電路主要完成對外部信號的預處理工作，以達到數(shù)據(jù)集采電路對動態(tài)范圍的要求。在數(shù)字電路應用設計中，音頻集采電路部分完成的主要功能如下：及時應答通信和控制模塊的查詢，并對音頻信號進行采集、解碼及處理。音頻集采模塊在設計時，和其他模塊一起部屬在音頻處理機箱中，對輸入信號源進行數(shù)據(jù)采集、解碼，并對信號質(zhì)量實施監(jiān)測；信號切換通過自動倒換程序來完成，達到相關聯(lián)模塊對傳輸信號的要求，然后通過串行傳輸將轉換后的信號到音頻輸出模塊。音頻輸出模塊再通過RS-232串口與通信控制模塊進行互連，這一階段會把接收到的轉換信號擴展為兩路信號，分別作為監(jiān)視及輸出音頻信號，輸出到終端處理模塊。

2 數(shù)據(jù)處理部分設計

數(shù)字電路的框架結構圖如下：

在基于ADSP-BF537的多路數(shù)字集采設計中，對數(shù)據(jù)的處理電路設計，采用ADSP-BF537作為核心芯片，主要完成兩方面的工作：與通信控制模塊進行數(shù)據(jù)交互；初始化音頻信號解碼芯片。

ADSP-BF537具有很多優(yōu)點：如強大的多媒體數(shù)據(jù)處理能力，接口豐富，價格低廉，性能良好等。不僅適合應用于完成視頻、音頻、圖像、語音和數(shù)據(jù)通信的數(shù)字信號處理方面，而且還能夠提供綜合的控制能力，可在網(wǎng)絡化和流媒體、數(shù)字家庭娛樂系統(tǒng)、娛樂系統(tǒng)和車載通信、移動電視及數(shù)字廣播等領域進行推廣。

外圍電路設計。ADSP-BF537主要使用的接口包括： SPORT、UART、SPI及片外存儲器。由晶體振蕩器為系統(tǒng)外部輸入提供時鐘，經(jīng)過EPM128后從BF537的CLKIN引腳接入，其頻率為24.576MHz。系統(tǒng)外設時鐘及核時鐘的最高頻率分別為：133mHz、300mHz，在初始化后，外圍時鐘及核時鐘均從CLKIN引腳獲取原始時鐘信號，編程使片上鎖相環(huán)PLL倍頻CLKIN信號，可選擇1～63的倍頻因子。為了確保系統(tǒng)的實時性，把內(nèi)核時鐘倍頻到300mHz。

多路數(shù)字集采電路設計，主機和從機分別為：BF537芯片、3片CS8420?？刂茢?shù)據(jù)比特流方面：主機通過使能片選信號以及產(chǎn)生串行時鐘信號SCK進行控制。從機接收到主機發(fā)來的數(shù)據(jù)，存入移位寄存器，同時通過數(shù)據(jù)發(fā)送線把需要傳送的數(shù)據(jù)送出移位寄存器。采用廣播模式時，一個主機可同時把數(shù)據(jù)移位到多個從機中。但是在從機向主機輸出數(shù)據(jù)時，只有一個從機輸出數(shù)據(jù)到主機；同樣，多個從機可同時接收數(shù)據(jù)，但一次只能有一個從機向主機發(fā)送數(shù)據(jù)。BF537的SPI接口通過CPLD對CS8420進行初始化。BF537的一個SPI周期內(nèi)最多發(fā)送16位數(shù)據(jù)，對CS8420的寫操作BF537時，要發(fā)送2次數(shù)據(jù)，然后在CPLD內(nèi)對片選信號進行修正。

每個SPORT都支持以下功能：獨立發(fā)送和接收；允許多數(shù)據(jù)塊時的DMA鏈操作；在處理器內(nèi)核控制下，進行與片內(nèi)存儲器間的單字傳送；提供DMA主機控制下的發(fā)送和接收；可對發(fā)送和接收的數(shù)據(jù)進行μ率和A率壓擴；執(zhí)行與片內(nèi)存儲器的DMA傳送，每個SPORT能夠自動完成對數(shù)據(jù)塊的完整收發(fā)。

SPORT的操作過程：寫SPORT的SPORTx_TX寄存器，使準備SPORT傳送數(shù)據(jù)；TFS信號發(fā)起從高位或者地位開始傳送數(shù)據(jù)。SPORT利用位時鐘來標志每個數(shù)據(jù)位的起始，幀同步脈沖來標志數(shù)據(jù)包的開始。幀信號包括：發(fā)送、接收幀同步兩種。

多路數(shù)據(jù)集采時，采用同步串口SPORT輸出解析后的信號。3片CS8420芯片將3路輸入的音頻信號解析后送入CPLD，再由CPLD分時送入BF537的SPORT口。

3 音頻信號解碼芯片電路設計

數(shù)字信號具有傳播失真小的優(yōu)點，但是由于對這些信息處理方式及采樣頻率不同，給數(shù)字信號的處理帶來不便。CS8420芯片（立體聲數(shù)字音頻采樣頻率轉換器）作為一款非同步取樣頻率變換器，使得這些困難迎刃而解。它具有如下優(yōu)點：帶有AES3型和串行數(shù)字音頻輸入、輸出；其聲道狀態(tài)和用戶數(shù)據(jù)集成在區(qū)塊劃分的緩存器上，使得操作過程更簡潔；輸入數(shù)據(jù)完全與輸出數(shù)據(jù)異步，輸出數(shù)據(jù)可以與外部系統(tǒng)時鐘同步。

信號進入板卡后，首先進入CS8420。CS8420為數(shù)字音頻采樣率轉換器，提取AES3信號，并改變信號采樣速率。CS8420由BF537從SPI接口通過CPLD進行初始化，其片內(nèi)有128個控制和數(shù)據(jù)寄存器，第1到14個寄存器為控制寄存器，在系統(tǒng)上電后進行初始化芯片才能正常工作。

4 CPLD芯片外圍電路設計

CPLD由可編程邏輯宏單元圍繞中心的可編程互連矩陣單元組成。CPLD內(nèi)部采用固定長度的金屬線進行各邏輯塊的互連，所以設計的邏輯電路具有時間可預測性，避免了時序不完全預測的缺點。

選用ALTERA公司MAX7000S系列的EPM7128STC100-10N芯片，有4個專用輸入端和64個I/O引腳。其中4個專用輸入端為標準的JTAG接口， TCK、TMS、TDI、TDO分別為模式時鐘、選擇、數(shù)據(jù)輸入、輸出線，主要用于編程和芯片內(nèi)部測試；編程之后，作為普通I/O引腳來使用；接地端與公共地相連，而編程時，被設置成地端的I/O引腳接地。

5 結束語

數(shù)字集采電路設計時，除了基本的數(shù)字信號處理技術外，選取合適的芯片也是關鍵。工程應用中，應當依據(jù)現(xiàn)實情況而定，以做到高效、性能優(yōu)良、節(jié)能、環(huán)保為重要參考目標。

參考文獻

[1]王誠，吳繼華，范麗珍.Altera FPGA/CPLD設計（基礎篇）[M].北京：人民郵電出版社，2005.

[2]曹漢房.現(xiàn)代數(shù)字電路設計[M].北京：高等教育出版社，2006.

[3]張雅綺，李鏘.Verilog HDL高級數(shù)字設計[M].北京：電子工業(yè)出版社，2005