雙環(huán)型游標(biāo)時(shí)間-數(shù)字變換專用集成電路的設(shè)計(jì)

陳 晗，趙 雷,*，秦家軍，李 荘，蔡永康，郭東磊，安 琪

(1.中國(guó)科學(xué)技術(shù)大學(xué) 核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室，安徽 合肥 230026；2.中國(guó)科學(xué)技術(shù)大學(xué) 近代物理系，安徽 合肥 230026)

低增益雪崩探測(cè)器(low-gain avalanche detector, LGAD)是一種新型的硅基半導(dǎo)體探測(cè)器，因其同時(shí)具有高時(shí)間精度和高空間分辨能力，因而成為了粒子物理實(shí)驗(yàn)中的新研究熱點(diǎn)[1-4]。近年，大型強(qiáng)子對(duì)撞機(jī)(large hadron collider，LHC)計(jì)劃通過一系列升級(jí)提升其亮度，使之能更有效進(jìn)行粒子物理實(shí)驗(yàn)，但亮度升級(jí)將帶來大量的堆積背景事件，為重建帶來困難。為應(yīng)對(duì)堆積帶來的挑戰(zhàn)，LHC中的ATLAS和CMS實(shí)驗(yàn)團(tuán)隊(duì)提出利用LGAD在時(shí)間和空間上的高精度分辨能力，對(duì)不同的對(duì)撞粒子進(jìn)行區(qū)分，從而使對(duì)有效事件的重建更準(zhǔn)確[5-8]。中國(guó)科學(xué)技術(shù)大學(xué)作為ATLAS實(shí)驗(yàn)的合作單位之一，正在開展LGAD的研究與測(cè)試工作；相應(yīng)的中國(guó)科學(xué)技術(shù)大學(xué)物理電子學(xué)團(tuán)隊(duì)正在進(jìn)行LGAD讀出電子學(xué)的相關(guān)研究工作[9-10]，并基于分立器件構(gòu)建了用于LGAD讀出與測(cè)試的電子學(xué)系統(tǒng)[11]?？紤]到LGAD高通道密度的特點(diǎn)，讀出電子學(xué)的面積和功耗都受到了嚴(yán)格的限制，在未來的大規(guī)模實(shí)際應(yīng)用中必須通過專用集成電路(application specific integrated circuit, ASIC)完成其高時(shí)間精度的讀出，該ASIC需具有放大、甄別以及時(shí)間-數(shù)字變換(time-to-digital conversion, TDC)功能，為此，中國(guó)科學(xué)技術(shù)大學(xué)物理電子學(xué)團(tuán)隊(duì)正在進(jìn)行用于LGAD讀出的原型ASIC設(shè)計(jì)。該ASIC主要分兩個(gè)部分：一是模擬前端部分，用于探測(cè)器信號(hào)的放大與甄別；另一部分為TDC，負(fù)責(zé)高精度的時(shí)間測(cè)量并進(jìn)行數(shù)字化輸出。為此，需進(jìn)行TDC電路設(shè)計(jì)，用于LGAD信號(hào)的高精度時(shí)間測(cè)量。這兩部分的研究與驗(yàn)證工作分別獨(dú)立進(jìn)行，本文將介紹TDC的電路設(shè)計(jì)與測(cè)試，該TDC將采用雙環(huán)型游標(biāo)結(jié)構(gòu)，以兼顧高時(shí)間分辨率、低轉(zhuǎn)換時(shí)間和大動(dòng)態(tài)測(cè)量范圍的需求。

1 TDC基本結(jié)構(gòu)與原理

為滿足時(shí)間精度的需求，需實(shí)現(xiàn)低于20 ps的量化步長(zhǎng)，并達(dá)到好于10 ps的時(shí)間測(cè)量精度，此外，考慮到事例間隔的需求，TDC的轉(zhuǎn)換時(shí)間應(yīng)小于20 ns。而該TDC基于130 nm CMOS工藝設(shè)計(jì)，其有源型受控延遲單元的延時(shí)無法直接滿足20 ps量化步長(zhǎng)的需求，因此采用游標(biāo)TDC作為其基本技術(shù)路線[12]，利用延遲單元的延時(shí)差作為量化步長(zhǎng)完成時(shí)間的量化。但游標(biāo)結(jié)構(gòu)實(shí)現(xiàn)精細(xì)化的量化步長(zhǎng)的同時(shí)，對(duì)延遲單元的數(shù)量和轉(zhuǎn)換時(shí)間要求較高，因此，需進(jìn)一步對(duì)其結(jié)構(gòu)進(jìn)行優(yōu)化，以減小電路面積和轉(zhuǎn)換時(shí)間。一般電路面積優(yōu)化可采用環(huán)型結(jié)構(gòu)；而量化時(shí)間上的優(yōu)化則可通過粗細(xì)結(jié)合的方式實(shí)現(xiàn)?；谏鲜鏊悸?，決定該TDC的基本結(jié)構(gòu)為雙環(huán)型游標(biāo)TDC，如圖1所示。

圖1 雙環(huán)型游標(biāo)TDC的基本結(jié)構(gòu)Fig.1 Diagram of dual-ring vernier TDC

該電路由兩個(gè)環(huán)型的壓控延遲鏈以及鑒相器陣列、計(jì)數(shù)器、頭部電路等部分構(gòu)成；此外，為能以時(shí)鐘為stop信號(hào)進(jìn)行時(shí)間戳模式的時(shí)間測(cè)量，stop在進(jìn)入游標(biāo)鏈前會(huì)經(jīng)1個(gè)使能電路，使得僅start到來后的第1個(gè)stop可進(jìn)入到TDC。

該電路的工作原理如下：當(dāng)信號(hào)到來時(shí)，經(jīng)由鏈頭部的或門電路與SR鎖存器進(jìn)入到延遲鏈，當(dāng)延遲鏈上的信號(hào)到達(dá)第X級(jí)時(shí)，會(huì)反饋至鏈頭部并進(jìn)行reset操作，形成鏈上傳播信號(hào)的下降沿；而到達(dá)第N級(jí)時(shí)，會(huì)通過set操作形成鏈上傳播信號(hào)的上升沿，構(gòu)成循環(huán)。其中X需小于N的1/2，以確保信號(hào)傳輸至第N級(jí)之前，第X級(jí)處的信號(hào)已經(jīng)被拉低，reset功能被釋放。每個(gè)環(huán)型結(jié)構(gòu)具有圈數(shù)計(jì)數(shù)器用于記錄信號(hào)循環(huán)的次數(shù)；作為冗余，兩條延遲鏈的中部和尾部各有1個(gè)計(jì)數(shù)器，以確保可以獲得正確的圈數(shù)。各延遲鏈中，在構(gòu)成循環(huán)的第N級(jí)延遲單元后，仍連有若干個(gè)延遲單元作為冗余設(shè)計(jì)。此外，還有1個(gè)控制電路負(fù)責(zé)在量化完成后停止循環(huán)并將電路復(fù)位。

該結(jié)構(gòu)實(shí)現(xiàn)粗細(xì)結(jié)合的原理如下：

若start信號(hào)到來后，尚未進(jìn)入循環(huán)時(shí)，stop信號(hào)到來，這時(shí)兩路信號(hào)將在各自的環(huán)型延遲鏈上傳遞，直到stop信號(hào)追上start信號(hào)。這種情況下兩路信號(hào)經(jīng)過的延遲單元數(shù)量相同，計(jì)數(shù)器值也相同，可得出start與stop的時(shí)間間隔為：

interval=(cycle_stopN+M)LSB

(1)

式中：interval為start和stop的間隔；cycle_stop為stop鏈完整循環(huán)的次數(shù)(此處與start鏈完整循環(huán)的次數(shù)，即cycle_start，相同)；N為每圈中延遲單元的數(shù)量；M為最后1個(gè)不完整圈中stop追趕上start時(shí)所經(jīng)歷的延遲單元數(shù)量；LSB為量化步長(zhǎng)，即兩條延遲鏈中單元延時(shí)的差值。由此表達(dá)式可見，該過程完成了時(shí)間間隔的細(xì)測(cè)量。

若stop和start的間隔較大，在stop到來前，start已完成了C次循環(huán)，耗時(shí)CTstart，其中Tstart為start鏈循環(huán)一圈所需的時(shí)間，而C最終將反映在start與stop鏈圈數(shù)計(jì)數(shù)器的差值上；而后續(xù)的量化過程則與前一段中的描述一致，因此可得出start與stop的間隔為：

interval=CTstart+(cycle_stopN+M)LSB

(2)

C=cycle_start-cycle_stop

(3)

而該TDC的轉(zhuǎn)換時(shí)間(stop到來與量化完成之間的時(shí)間間隔)取決于stop信號(hào)到來后需經(jīng)歷的游標(biāo)延遲單元數(shù)量，因此最大轉(zhuǎn)換時(shí)間為：

(4)

式中：Tcon為轉(zhuǎn)換時(shí)間；tfast為游標(biāo)鏈中快速鏈的單元延遲時(shí)間。從上述各式可看出，該結(jié)構(gòu)無需額外的殘差傳遞電路便可實(shí)現(xiàn)以Tstart和LSB分別為粗、細(xì)量化步長(zhǎng)進(jìn)行粗細(xì)結(jié)合的時(shí)間測(cè)量，保證了大動(dòng)態(tài)范圍和低轉(zhuǎn)換時(shí)間。

2 TDC電路設(shè)計(jì)

確定TDC的基本結(jié)構(gòu)和原理后，需進(jìn)行關(guān)鍵的單元電路的設(shè)計(jì)，包括壓控延遲單元、鑒相器，以及用于為游標(biāo)鏈提供控制電壓的延遲鎖相環(huán)電路(delay locked loop，DLL)設(shè)計(jì)。并在完成各單元電路設(shè)計(jì)后，構(gòu)建完整的TDC芯片。

2.1 壓控延遲單元

此處使用的是電流饑餓型反相器級(jí)聯(lián)構(gòu)成壓控延遲單元，根據(jù)不同情況下的不同需求，共使用了兩種不同的結(jié)構(gòu)，如圖2所示。多個(gè)延遲單元通過Vout和Vin的依次連接，構(gòu)成壓控延遲鏈；為防止負(fù)載引起延時(shí)的變化，每級(jí)反相器的輸出均通過1個(gè)輸出驅(qū)動(dòng)連接鏈外的負(fù)載。

控制電壓VC用于控制上升沿的充電速度從而對(duì)延遲進(jìn)行控制，而在下個(gè)反相器中，會(huì)通過NMOS輸出1個(gè)快速的下降沿，完成信號(hào)整形。脈沖或時(shí)鐘信號(hào)的雙邊沿經(jīng)歷的電路對(duì)稱，因此該結(jié)構(gòu)下信號(hào)雙邊沿延時(shí)的一致性很高。圖2b中的電路結(jié)構(gòu)由圖2a中的電路演變而來，將用于延時(shí)調(diào)節(jié)的PMOS管的部分柵極接地，使其在不同的控制電壓下均有較快的速度，降低延時(shí)對(duì)控制電壓的敏感性，可減少控制電壓噪聲帶來的抖動(dòng)，但調(diào)節(jié)范圍相應(yīng)較小。而圖2a的電路結(jié)構(gòu)延時(shí)調(diào)節(jié)范圍大，但相應(yīng)的電壓噪聲帶來的抖動(dòng)也較大。圖2a、b中延遲單元的延時(shí)與控制電壓之間的關(guān)系分別如圖3a、b所示，可見在控制電壓為0時(shí)兩者相同，但隨控制電壓的升高，圖2a中的電路結(jié)構(gòu)的延時(shí)增加更快。

圖2 電流饑餓型壓控延遲單元Fig.2 Current-starved voltage controlled delay cell

圖3 單元延時(shí)與控制電壓間的關(guān)系Fig.3 Relationship between delay per cell and control voltage

延遲單元間因工藝偏差導(dǎo)致的延時(shí)失配也是重要的性能參數(shù)，通過蒙特卡羅仿真可對(duì)不同速度下的單元延時(shí)失配分布進(jìn)行估計(jì)，如圖4所示，可清楚地看到延遲的時(shí)間越小，則其絕對(duì)漲落也更小。

在游標(biāo)TDC中用于時(shí)間量化的是不同鏈中延遲單元間的延時(shí)差，而不是具體的延時(shí)，更小的延遲意味著更快的轉(zhuǎn)換速度；同時(shí)蒙特卡羅仿真也表明延遲小的情況下失配性能更優(yōu)。而圖2b的延遲調(diào)節(jié)范圍可滿足此處TDC對(duì)bin size的要求，因此使用該結(jié)構(gòu)的延遲單元。

圖4 不同速度下的單元延時(shí)失配分布Fig.4 Mismatch distribution of cell delay under different speeds

2.2 鑒相器

鑒相器用于判斷兩個(gè)數(shù)字信號(hào)邊沿到來的先后順序，一般通過數(shù)字單元電路實(shí)現(xiàn)，可分為線性鑒相器與Bang Bang(BB)鑒相器。線性鑒相器的輸出不僅可標(biāo)識(shí)邊沿的先后，且輸出脈寬正比于相位差，當(dāng)輸入信號(hào)的間隔非常小時(shí)，輸出也非常小，如圖5a所示。而BB鑒相器只輸出邊沿的先后關(guān)系，當(dāng)輸入的先后關(guān)系改變時(shí)，輸出會(huì)發(fā)生突變，如圖5b所示。實(shí)際應(yīng)用中，還存在兩者特性結(jié)合的鑒相器，其輸出與相位差正相關(guān)，且在輸入信號(hào)的先后關(guān)系發(fā)生改變時(shí)，輸出會(huì)出現(xiàn)突變，如圖5c所示。

圖5 線性鑒相器與BB鑒相器的輸入輸出曲線Fig.5 IO curves of linear phase detector and BB phase detector

在TDC的時(shí)間測(cè)量過程中，只需判斷先后即可。

BB鑒相器一般可通過SR鎖存器實(shí)現(xiàn)，但在輸入信號(hào)翻轉(zhuǎn)時(shí)，常規(guī)SR鎖存器的輸出也會(huì)發(fā)生翻轉(zhuǎn)。對(duì)于TDC來說，這會(huì)使鑒相數(shù)據(jù)的保持時(shí)間較短，不利于數(shù)據(jù)的讀出。而對(duì)于DLL，則情況更嚴(yán)重，會(huì)導(dǎo)致1個(gè)時(shí)鐘周期內(nèi)的部分時(shí)間中，鑒相器的輸出與需要的結(jié)果相反，如圖6a所示。時(shí)鐘相位差越大，相反輸出的持續(xù)時(shí)間越長(zhǎng)，這使其在DLL的鑒相反饋中不能直接用于電荷泵的控制，必須配合額外的電路。

a——基于與非門的常規(guī)SR型鑒相器；b——經(jīng)特殊優(yōu)化后的SR型鑒相器圖6 SR型鑒相器及輸出波形Fig.6 SR type phase detector and its output waveform

考慮上述兩種情況，對(duì)SR型的鑒相器進(jìn)行了改動(dòng)，通過增加兩個(gè)由輸入時(shí)鐘控制的PMOS，限制翻轉(zhuǎn)的發(fā)生，便使其更符合應(yīng)用需求，其電路圖如圖6b所示，此圖中還畫出了輸出驅(qū)動(dòng)器，用于隔離鑒相器和輸出驅(qū)動(dòng)的負(fù)載，防止負(fù)載對(duì)鑒相的結(jié)果產(chǎn)生影響。經(jīng)特殊優(yōu)化后，輸出狀態(tài)會(huì)一直保持，直到輸入信號(hào)均為0時(shí)復(fù)位。

通過蒙特卡羅方法對(duì)鑒相器的失調(diào)時(shí)間進(jìn)行仿真，結(jié)果如圖7所示。由失配導(dǎo)致的轉(zhuǎn)變點(diǎn)改變的標(biāo)準(zhǔn)差低于2.5 ps，250次仿真的最大絕對(duì)偏差不超過6 ps。

圖7 鑒相器失配仿真Fig.7 Mismatch simulation of phase detector

對(duì)于游標(biāo)型TDC而言，其利用延時(shí)的差實(shí)現(xiàn)較小的bin size，但與此同時(shí)，雙鏈會(huì)加大bin size的不一致性，因此游標(biāo)型TDC的相對(duì)DNL一般較大。在這里目標(biāo)實(shí)現(xiàn)20 ps以內(nèi)的bin size，仿真中3.2 ps的分布標(biāo)準(zhǔn)差基本可保證當(dāng)bin size>13 ps(約4倍標(biāo)準(zhǔn)差)時(shí)不出現(xiàn)失碼情況。

2.3 DLL

游標(biāo)TDC中需對(duì)兩條延遲鏈的延遲進(jìn)行控制，使其差值為設(shè)計(jì)所需的量化步長(zhǎng)。對(duì)于游標(biāo)TDC，兩條鏈的控制電壓可各由1個(gè)DLL產(chǎn)生，也可通過“延時(shí)差鎖定”的方法直接對(duì)游標(biāo)的步長(zhǎng)進(jìn)行控制[13]。第1種方法需兩個(gè)DLL和兩個(gè)控制電壓，但只用于對(duì)延時(shí)差這1個(gè)量進(jìn)行控制，存在資源浪費(fèi)，一般在DLL有其他用途時(shí)進(jìn)行復(fù)用；而第2種方法可使電路結(jié)構(gòu)更簡(jiǎn)潔。此外，由于是對(duì)延時(shí)差進(jìn)行調(diào)節(jié)，可讓其中的快速鏈?zhǔn)冀K以最高速度運(yùn)行，這樣可優(yōu)化量化的轉(zhuǎn)換時(shí)間，并減小延遲單元間的失配。

這種延時(shí)差鎖定的DLL結(jié)構(gòu)如圖8所示，其包含1個(gè)常規(guī)的DLL，除可用于時(shí)鐘分相等功能外，還將產(chǎn)生一對(duì)具有一定延遲的信號(hào)，送入延時(shí)差鎖定電路中。經(jīng)過若干級(jí)延遲單元后，在鏈尾處通過鑒相反饋使兩者的邊沿對(duì)齊，實(shí)現(xiàn)對(duì)延時(shí)差的鎖定控制。

圖8 具有延時(shí)差鎖定功能的DLLFig.8 DLL with locked delay difference

未鎖定時(shí)，為加快鎖定速度，需較大的電荷泵出，而鎖定后則需較小的泵出電荷以優(yōu)化電壓波動(dòng)，為兼顧此二者，設(shè)計(jì)了圖9所示的鎖定檢測(cè)電路，可根據(jù)鎖定狀態(tài)對(duì)電荷泵的電流進(jìn)行調(diào)節(jié)。鎖定檢測(cè)電路基于一種特殊的反相器和基本門電路。這種特殊反相器具有很快的下降沿和很慢的上升沿。電路未鎖定時(shí)，鑒相器會(huì)持續(xù)降低或提升控制電壓，則圖中兩個(gè)反相器的輸入端中會(huì)有一個(gè)長(zhǎng)時(shí)間處于0的狀態(tài)，反相器的輸出為1，經(jīng)過組合電路，判斷為未鎖定(LD =0，NLD=1)。但鎖定后，鑒相器會(huì)在兩種狀態(tài)之間不斷轉(zhuǎn)換，兩個(gè)反相器的輸出均會(huì)放電到0而沒有足夠時(shí)間充電到1，此時(shí)為鎖定狀態(tài)。鎖定后，電荷泵的充放電支路會(huì)被部分關(guān)閉，減小輸出的電路，使控制電壓的紋波性能得到優(yōu)化。

圖9 鎖定檢測(cè)電路與變流電荷泵Fig.9 Lock detector circuit and variable current charge pump

2.4 完整芯片

該TDC芯片的整體結(jié)構(gòu)如圖10所示。該TDC包含多個(gè)通道，共用1個(gè)DLL電路產(chǎn)生的控制電壓。每個(gè)通道內(nèi)有兩個(gè)TDC，hit的前沿經(jīng)邊沿檢測(cè)電路后進(jìn)入到這兩個(gè)TDC的start端口，而stop端口分別接系統(tǒng)時(shí)鐘(經(jīng)過stop使能電路)和hit信號(hào)的后沿脈沖，從而實(shí)現(xiàn)對(duì)hit信號(hào)的TOA以及脈寬(對(duì)于模擬前端甄別電路的TOT)測(cè)量。完成時(shí)間測(cè)量后，TDC的量化數(shù)據(jù)通過讀出電路送至片外。

圖10 TDC ASIC整體結(jié)構(gòu)示意圖Fig.10 Overall structure diagram of TDC ASIC

基于雙環(huán)型游標(biāo)結(jié)構(gòu)，最終該TDC的核心電路中僅24級(jí)游標(biāo)延遲鏈，尺寸約為240 μm×40 μm，在保證量程的情況下，優(yōu)化了電路面積。

3 TDC測(cè)試

3.1 測(cè)試系統(tǒng)構(gòu)建

該TDC包含TOA與脈寬的測(cè)量，其中TOA為事例信號(hào)在系統(tǒng)時(shí)鐘周期中的相位，測(cè)試系統(tǒng)的整體結(jié)構(gòu)如圖11所示，其中TDC測(cè)試板的實(shí)物如圖12所示。該測(cè)試系統(tǒng)需進(jìn)行兩類測(cè)試，一是TDC的時(shí)間精度性能測(cè)試，二是通過碼密度方法進(jìn)行TDC的非線性測(cè)試[14-15]。

圖11 測(cè)試系統(tǒng)結(jié)構(gòu)示意圖Fig.11 Diagram of test system

圖12 TDC測(cè)試板照片F(xiàn)ig.12 Photo of TDC test board

其中時(shí)間精度測(cè)試通?？墒褂醚舆t線法實(shí)現(xiàn)[16-18]，其概念如圖13所示。該方法中功分器輸出的兩路信號(hào)源于同一輸入信號(hào)，具有很高的相關(guān)性，即非常小的相對(duì)抖動(dòng)，且不受信號(hào)源自身抖動(dòng)的影響，因此輸出結(jié)果之間的相對(duì)抖動(dòng)幾乎完全源于待測(cè)電路，從而可得出待測(cè)電路時(shí)間性能的準(zhǔn)確結(jié)果。但該方法中雙通道的時(shí)間差由功分器與待測(cè)電路之間的電纜長(zhǎng)度差決定，無法進(jìn)行細(xì)致、靈活的調(diào)節(jié)。

圖13 延遲線測(cè)試概念圖Fig.13 Diagram of cable-delay test

在LGAD信號(hào)讀出中，更關(guān)心的是信號(hào)到來的絕對(duì)時(shí)間，即與系統(tǒng)時(shí)鐘的相位關(guān)系，因此時(shí)間精度測(cè)試中沒有使用上述延遲線方法，而是使用相位掃描的方法。即通過信號(hào)源輸出相位固定的系統(tǒng)時(shí)鐘與事例信號(hào)，這樣每次TDC的輸入時(shí)間間隔均固定，其輸出的漲落則可反映TDC的時(shí)間精度。改變信號(hào)源輸出信號(hào)之間的延遲，則可得到不同輸入信號(hào)間隔下TDC的性能。下面以TOA測(cè)量為例，展示該TDC的測(cè)試結(jié)果。

3.2 TDC測(cè)試結(jié)果

首先通過TDC的進(jìn)位位置可得出其平均bin size，隨后使用碼密度法對(duì)TDC的非線性性能進(jìn)行標(biāo)定。測(cè)試中coarse bin size(即start鏈循環(huán)1圈的周期)約2.5 ns，分172個(gè)(24個(gè)/圈×7圈)游標(biāo)單元進(jìn)行進(jìn)一步的細(xì)時(shí)間量化，由此可得平均的游標(biāo)量化步長(zhǎng)為2.5 ns/172=14.53 ps。從這些數(shù)據(jù)可估計(jì)出游標(biāo)鏈中慢速鏈的單元延時(shí)約為104 ps，而快速鏈單元延時(shí)約為90 ps，根據(jù)式(4)可得出該TDC的最大轉(zhuǎn)換時(shí)間約15.5 ns，滿足設(shè)計(jì)對(duì)轉(zhuǎn)換時(shí)間的需求。

碼密度測(cè)試的結(jié)果如圖14所示，其DNL分布主要集中于(-0.5～0.5)LSB，與預(yù)期一致，DNL相對(duì)分布較離散，但未出現(xiàn)失碼，而由于DNL基本為正負(fù)隨機(jī)分布，因此INL沒有出現(xiàn)非常大的偏差，主要在(-2.5～1.0)LSB之間分布。且在圖中可見，碼密度呈現(xiàn)明顯的周期性，這是環(huán)型結(jié)構(gòu)帶來的結(jié)果。

圖14 碼密度測(cè)試結(jié)果與非線性Fig.14 Result of code density test and nonlinearity

然后進(jìn)行TDC的時(shí)間精度測(cè)試。由于測(cè)試中沒有使用延遲線法，因此TDC輸出的結(jié)果中將包含來自信號(hào)源的系統(tǒng)性抖動(dòng)。利用高時(shí)間精度的示波器可對(duì)信號(hào)源抖動(dòng)的程度進(jìn)行粗略評(píng)估，結(jié)果表明，信號(hào)源與示波器整體的時(shí)間抖動(dòng)約2 ps(單獨(dú)的信號(hào)源抖動(dòng)將更小)，遠(yuǎn)高出設(shè)計(jì)中對(duì)TDC的性能需求，因此下面的結(jié)果中未剔除信號(hào)源貢獻(xiàn)的時(shí)間抖動(dòng)。測(cè)試結(jié)果如圖15所示，可看出，在包含信號(hào)源貢獻(xiàn)的抖動(dòng)的情況下，TDC在10 ns的輸入變化范圍內(nèi)，時(shí)間精度整體分布在4～9 ps，達(dá)到10 ps的設(shè)計(jì)需求。

圖15 不同時(shí)間間隔下的時(shí)間精度Fig.15 Time precision with different time intervals

4 結(jié)論

該TDC基于130 nm CMOS工藝，采用雙環(huán)型游標(biāo)結(jié)構(gòu)，實(shí)現(xiàn)粗細(xì)結(jié)合的時(shí)間測(cè)量方式，兼顧了大動(dòng)態(tài)范圍、低量化時(shí)間和低面積消耗，并達(dá)到小于20 ps的時(shí)間量化步長(zhǎng)。測(cè)試表明，在100 MHz的系統(tǒng)時(shí)鐘下，該TDC可實(shí)現(xiàn)整體好于10 ps的時(shí)間測(cè)量精度，滿足LGAD讀出ASIC對(duì)TDC的性能要求，達(dá)到設(shè)計(jì)目標(biāo)。

感謝中國(guó)科學(xué)技術(shù)大學(xué)的劉衍文教授、楊霄、李馳昊在本研究工作中給予的幫助。