大帶寬數字信道化接收及重構系統的實現

羅加鈺，趙忠凱

（哈爾濱工程大學信息與通信工程學院，黑龍江 哈爾濱 150001）

0 引言

基于多相濾波的數字信道化系統具有大動態范圍、多信號處理能力、高靈敏度以及大瞬時帶寬的優點［1］。傳統接收重構系統處理射頻信號需經射頻模擬電路處理后才能進行數字化處理，結構復雜且體積大［2］。隨著高速模/數（ADC）以及數/模轉換芯片（DAC）技術的發展，國內已經具備生產吉赫茲量級芯片的能力［3］，可支持中頻采樣甚至直接進行射頻采樣，有助于降低相關硬件的體積和功耗，從而滿足導彈、無人機等對載重、功耗有嚴格限制的平臺的需要［4］。針對上述平臺需求，本文設計了一種大帶寬數字信道化接收及重構系統。該系統在射頻采樣的基礎上，利用正交鏡像濾波器實現接收和重構濾波器組的設計，減少信號失真；同時根據實信號信道化處理后信號的共軛特性，在基帶數據處理時僅對一半信道輸出數據進行處理，節省FPGA 邏輯資源；最后在搭載了處理速率為9 GHz 的國產ADC/DAC 的平臺上進行了驗證，實測結果與仿真結果基本一致，驗證了方案的合理性。該系統可處理多個同時到達信號，具有較高的工程應用價值。

1 信道化接收及重構模型

在實際的寬帶接收及重構系統中，輸入信號往往為實信號，本文討論內容為實信號的數字信道化接收及重構模型，框圖如圖1 所示。實信號經ADC 芯片采樣后進入高效數字信道化接收結構，可獲得并行基帶信號；在基帶信號處理中利用接收結構輸出的共軛性，只處理其中一半數據，并使用開關組達到通信號阻雜波的效果，提高整體信噪比，經過開關組后的信號直接按共軛性質進行還原，并輸入數字信道化重構結構；還原后的并行基帶數據先進入高效數字信道化重構結構得到重構信號，最終經DAC 芯片處理變成模擬信號。此模型具有以下優點：一是射頻采樣的數字信號直接進入信道化模塊，省去了傳統信道化處理中數字下變頻等步驟；二是數字信號處理模塊內只處理一半并行基帶信號，數字處理部分越復雜，節約的FPGA 資源越多。

圖1 實信號數字信道化接收及重構框圖

1.1 實信號信道化接收模型

本設計接收部分采用的是文獻［5］中的均勻濾波器組信道化結構，具體結構如圖2 所示。

圖2 均勻多相濾波器組信道化結構

系統設置總信道數為K，抽取倍數為M，x[n]為ADC 芯片采樣處理后得到的數字域輸入信號，為信道化接收結構最終的并行輸出信號。為了使相鄰信道不發生混疊，要求滿足等式F=K M≥2，在本設計中取F=2，因此有多相分量為：

式中，p=[N/K]，N為總數據點數。多項分量El[z2]表示將每個支路的多向濾波器系數需要2 倍插0 值。在F=2 時，用于正交解調的指數乘積項為：

而e-jkπn滿足：

最后將IDFT 運算用快速算法IFFT 替換，可得到高效數字信道化接收結構，結構如圖3 所示。圖3中，到是K路信道化輸出，除第0 路和第M路為實數外，其余信道輸出均為復數。并且和輸出值相同，和(1 ≤l≤K2-1)輸出值互為共軛。后續信號處理僅需對一半輸出信號進行處理，節省FPGA邏輯資源。

圖3 高效數字信道化接收結構

1.2 濾波器組優化

信號重構效果主要取決于接收及重構濾波器組的設計，本文采用正交鏡像濾波器代替原型濾波器，接收濾波器組與重構濾波器組參數相同，以此來達到優化重構信號的目的。濾波器組的頻譜H(ω)需滿足式（4）和式（5）的條件，才能消除重構信號的幅度失真。

本文正交鏡像濾波器組的設計思路參考文獻［6-7］，通過不斷縮小通帶頻率的選擇范圍，找到滿足式（6）計算誤差φ的通帶頻率，得到最優濾波器組。本文歸一化誤差φ選取0.004，設計完成的正交鏡像濾波器的幅頻響應如圖4 所示，頻帶內幅度失真如圖5所示。設計的濾波器相關參數為：信道化數128，采樣頻率9 GHz，通帶頻率26.367 2 MHz，阻帶頻率70.312 5 MHz，階數767，阻帶衰減85 dB，最大幅度失真0.015 dB，滿足數字信道化接收重構系統要求。

圖4 正交鏡像濾波器幅頻響應

圖5 正交鏡像濾波器組幅度失真

1.3 實信號信道化重構模型

信道化重構結構與接收結構互為逆結構，在一般的信道化重構結構中，是對輸入信號先進行M倍內插，再經過濾波器組及上變頻處理。此方法內插在濾波之前，導致待處理數據量多了M倍，且大量數據在處理后將被舍棄。本文采用信道化重構高效結構，如圖6 所示，使用與信道化接收結構相同的并行濾波器組，將M倍內插后移，相比一般信道化重構結構，數據的處理量下降到1/M，提高了計算效率，有效節省了實現成本［8］。采用FFT 快速算法代替DFT，提升了信道化重構高效結構的實時處理能力，更利于FPGA 實現。

圖6 信道化重構高效結構

仿真參數按照實際硬件環境配置：采樣速率為9 GHz，信號量化位數為6 bit；輸入信號為單頻信號和LFM 信號，其中單頻信號頻率為1 160 MHz，LFM信號的中心頻率為1 020 MHz，帶寬80 MHz，處于2信道交界處；信號功率為0 dBm，信噪比為40 dB。輸入信號與重構信號的頻譜如圖7 所示。通過仿真結果可以看出，無論對于單頻信號，還是跨信道LFM 信號，利用本文設計的信道化重構結構，都能夠實現相應信號的重構，且重構誤差較小，與理論分析一致。

圖7 數字信道化系統重構信號

2 硬件實現及性能分析

本設計硬件測試平臺如圖8 所示。其中，高速國產化ADC 和DAC 芯片選用蘇州迅芯公司生產的AAD06S9000L 和ADA06S9000L，數據轉換速率均為9 GSPS，精度為6 bit，FPGA芯片選用XILINX公司VIRTEX-7系列芯片。程序測試工作均在該平臺完成。

圖8 硬件測試平臺

2.1 FPGA 實現

FPGA 實現內容為數字信道化接收、基帶信號處理以及數字信道化重構三部分，其中包括并行濾波器組、并行IFFT/FFT、開關組等模塊。主控芯片選用Xilinx 公司VIRTEX-7 系列的XC7VX690T-2FFG1927I，設計資源消耗如表1所示。

表1 FPGA 資源消耗圖

2.2 硬件測試

硬件測試平臺搭建完成后，對國產化高速ADC 和DAC 芯片性能進行了測試。利用信號源產生不同頻率的單頻信號，經ADC 采集后對數據進行頻率分析，同時將ADC 采集數據直通送至DAC 芯片，產生對應的模擬信號，利用頻譜分析儀對頻譜進行觀察。輸入頻率為1 003 MHz、功率為0 dBm 的單頻信號時，ADC采集數據頻譜和DAC 產生模擬信號的頻譜如圖9 所示。經分析確認，采集數據全頻帶的SFDR 高于30 dB，ENOB 高于4.5 bit，輸出中頻信號全頻帶SFDR 高于30 dB，芯片性能達到了設計指標。

圖9 ADC/DAC 性能測試圖

在數字信道化接收重構系統實測過程中，輸入信號為單頻信號和LFM 信號，其中LFM 信號功率為2 dBm，單頻信號功率為-4 dBm，其余設置與1.3 節仿真信號相同；輸入信號經ADC 采集頻譜圖、輸入DAC 前重構信號頻譜圖如圖10 所示；輸入信號的頻譜圖、數字信道化接收重構系統輸出頻譜圖如圖11 所示。對比實測結果及仿真結果，實測信道化重構信號與仿真結果基本一致，且無雜散動態范圍高于30 dB，與芯片參數相吻合，測試結果良好。

圖10 實測ADC 采樣及對應重構輸出頻譜對比圖

圖11 實測信號源及接收重構系統輸出頻譜對比圖

3 結束語

本文設計并實現了一種大帶寬數字信道化接收及重構系統。該系統利用高性能數據采集芯片直接進行射頻采樣，獲得大瞬時帶寬的同時優化了傳統信道化處理步驟；使用了正交鏡像濾波器，實現了信號的精確重構。該系統可實現多雷達信號同時收發，具有較高的工程應用價值?！?/p>