基于衛(wèi)星通信硬件設(shè)備的新型調(diào)制解調(diào)器設(shè)計

趙有祺

（北京航天飛行控制中心，北京 100000）

0 引 言

衛(wèi)星通信技術(shù)具有覆蓋范圍廣、抗干擾能力強、通信質(zhì)量高以及使用靈活方便等優(yōu)點，目前已經(jīng)廣泛應(yīng)用于軍事通信、海洋通信、海事通信以及民用移動通信等領(lǐng)域。在現(xiàn)代衛(wèi)星通信系統(tǒng)中，調(diào)制解調(diào)器是核心部件，負責(zé)將信號調(diào)制為基帶信號，經(jīng)中頻數(shù)字電路解調(diào)后通過高速數(shù)據(jù)通道傳輸。

由于衛(wèi)星信道具有高度動態(tài)變化和多徑衰落等特點，為提高衛(wèi)星傳輸系統(tǒng)的抗干擾能力，需要采用較高的調(diào)制解調(diào)速率和較寬的信道帶寬。目前，國外普遍采用8B/10B編碼方式來提高衛(wèi)星通信系統(tǒng)的傳輸速率。8B/10B編碼方式只能在很窄的頻帶內(nèi)使用且受多徑衰落的影響較大，導(dǎo)致在高速率傳輸時無法獲得足夠的帶寬。

為了提高衛(wèi)星通信系統(tǒng)中信號碼元間隔和數(shù)據(jù)碼元間隔的靈活性并改善信道帶寬利用率，文章設(shè)計了一種新型調(diào)制解調(diào)器。該調(diào)制解調(diào)器采用數(shù)字基帶處理電路調(diào)制解調(diào)信號，在此基礎(chǔ)上通過高速數(shù)據(jù)通道進行高速傳輸。與傳統(tǒng)調(diào)制解調(diào)器相比，該調(diào)制解調(diào)器具有調(diào)制解調(diào)速率高、信道帶寬利用率高等特點[1]。

1 數(shù)字基帶處理電路

數(shù)字基帶處理電路利用軟件方式實現(xiàn)，根據(jù)輸入的信號頻率和幅度，自動將信號調(diào)制為基帶數(shù)字信號，再經(jīng)由高速數(shù)據(jù)通道進行傳輸。其中，模數(shù)轉(zhuǎn)換器（Analog-to-Digital Converter，ADC）部分主要由模擬前端和數(shù)字后端組成。模擬前端負責(zé)將輸入的模擬信號進行數(shù)字化處理。數(shù)字后端主要由現(xiàn)場可編程門陣列（Field Programmable Gate Array，F(xiàn)PGA）和數(shù)字信號處理器組成。FPGA部分主要用來控制ADC模塊的工作狀態(tài)，完成系統(tǒng)的邏輯控制和系統(tǒng)參數(shù)設(shè)置等功能。數(shù)字信號處理器則負責(zé)處理FPGA輸出的模擬信號，并將其轉(zhuǎn)換為數(shù)字基帶信號。

1.1 A/D轉(zhuǎn)換

模擬/數(shù)字（Analog/Digital，A/D）轉(zhuǎn)換主要是將模擬信號轉(zhuǎn)換為數(shù)字信號。采用AD9225芯片作為A/D變換的核心器件。AD9225是美國亞德諾半導(dǎo)體技術(shù)有限公司推出的一款高性能、高集成、高速度、低功耗以及低成本的模擬開關(guān)器件，其性能指標達到了國際先進水平，能夠滿足當(dāng)前的A/D轉(zhuǎn)換需求。AD9225具有12位（8通道）和24位（16通道）2種工作模式。對于8通道模數(shù)轉(zhuǎn)換器，數(shù)據(jù)速率最高可達40 Mb/s；對于24通道模數(shù)轉(zhuǎn)換器，數(shù)據(jù)速率最高可達4 Mb/s。AD9225采用電流驅(qū)動，內(nèi)置2個1 MHz時鐘，通過內(nèi)部高速時鐘發(fā)生器產(chǎn)生24位的時鐘，確保電路具有較高的轉(zhuǎn)換速率和采樣頻率。

1.2 數(shù)字下變頻

在數(shù)字下變頻模塊中，可以選擇使用正交幅度調(diào)制（Quadrature Amplitude Modulation，QAM）算法。QAM解調(diào)算法的核心是數(shù)字下變頻和數(shù)字正交解調(diào)。數(shù)字正交解調(diào)技術(shù)的基本思想是將一組采樣值進行正交變換，得到新的采樣值，通過解調(diào)將模擬基帶信號轉(zhuǎn)換為數(shù)字基帶信號。該算法有2種實現(xiàn)方式。第一，基于離散傅里葉變換（Discrete Fourier Transform，DFT）的算法。該算法主要用于模擬信號的數(shù)字化處理，優(yōu)點是轉(zhuǎn)換速度快，缺點是容易產(chǎn)生量化誤差。第二，基于有限字長的連續(xù)域算法。該算法主要用于數(shù)字信號的信道化，優(yōu)點是能夠適應(yīng)信道變化的特性，缺點是可能導(dǎo)致信號失真或引入噪聲。

1.3 基帶信號成形

在實際工程應(yīng)用中，通常采用二相數(shù)字調(diào)制的方式進行信號調(diào)制。二相數(shù)字調(diào)制是通過2個模擬信號互相正交疊加來改變信號的相位，從而獲得正交解調(diào)信號。在軟件無線電系統(tǒng)中，實現(xiàn)基帶信號成形有2種常見方式，分別是使用高速A/D轉(zhuǎn)換芯片和使用FPGA。這2種方式各有優(yōu)劣，由于使用高速A/D轉(zhuǎn)換芯片可以降低系統(tǒng)成本，文章選擇這種方式。FPGA主要完成正交解調(diào)信號的成形、編碼及同步等功能。在軟件無線電系統(tǒng)中，可以采用高速A/D轉(zhuǎn)換芯片來實現(xiàn)基帶信號成形、編碼及同步等功能[2]。

2 數(shù)字調(diào)制解調(diào)電路

數(shù)字調(diào)制解調(diào)電路包括基帶信號生成、調(diào)制解調(diào)以及高速數(shù)據(jù)通道等部分。

2.1 基帶信號生成

基帶信號生成部分主要由FPGA控制模塊和數(shù)字信號處理器（Digital Signal Processor，DSP）處理模塊組成。該模塊在接收到射頻輸入信號后，先進行相關(guān)處理，然后由DSP算法處理，產(chǎn)生基帶數(shù)字信號。DSP算法包括頻譜搬移、碼元速率跟蹤、信號判決以及功率判決等處理。

基帶數(shù)字信號經(jīng)過DSP算法處理后，再進入高速數(shù)據(jù)通道進行傳輸。由于數(shù)據(jù)通道對傳輸速率和誤碼率有較高的要求，需要設(shè)計專用的高速數(shù)據(jù)通道。該數(shù)據(jù)通道具有抗噪聲干擾能力強和大動態(tài)范圍優(yōu)勢，主要由DSP芯片、FPGA芯片以及高速ADC等組成。其主要功能是實現(xiàn)數(shù)字調(diào)制解調(diào)電路對輸入的射頻信號的處理，再通過高速數(shù)據(jù)通道將其傳輸?shù)叫l(wèi)星通信系統(tǒng)。

FPGA控制模塊通過外部時鐘、內(nèi)部時鐘及數(shù)據(jù)總線來控制DSP處理模塊的工作。DSP處理模塊通過內(nèi)部的ADC和數(shù)模轉(zhuǎn)換器（Digital to Analog Converter，DAC）接口與FPGA控制模塊進行通信，對FPGA產(chǎn)生的數(shù)字基帶信號進行濾波、加窗、功率判決等處理，然后發(fā)送到高速數(shù)據(jù)通道。高速數(shù)據(jù)通道通過串行接口與FPGA控制模塊進行通信，從而實現(xiàn)高速數(shù)據(jù)信號的傳輸。經(jīng)過這些流程，最終可以生成基帶數(shù)字信號[3]。

2.2 調(diào)制解調(diào)

文章采用AD9856作為調(diào)制解調(diào)芯片。AD9856是一款全數(shù)字信號處理芯片，具有出色的實時性和抗干擾性。它通過一個有限沖擊響應(yīng)（Finite Impulse Response，F(xiàn)IR）濾波器，在低噪聲系數(shù)條件下有效消除高頻成分。該調(diào)制解調(diào)電路將射頻輸入信號經(jīng)過數(shù)字基帶信號生成模塊處理后，再經(jīng)過AD9856處理，輸出基帶數(shù)字信號。

在衛(wèi)星通信系統(tǒng)中，為滿足不同的帶寬需求，通常采用多速率方式傳輸。因此，可以將AD9856芯片分成4個時鐘域來處理不同的數(shù)字信號。為了提高數(shù)字信號的處理速度，利用高速ADC對數(shù)字信號進行采樣，然后使用FPGA內(nèi)的直接數(shù)字頻率合成器（Direct Digital Synthesizer，DDS）模塊進行頻率合成，最后送入AD9856進行處理。

2.3 高速數(shù)據(jù)通道

高速數(shù)據(jù)通道是新型調(diào)制解調(diào)器的重要組成分部，由2條并行的高速數(shù)據(jù)總線組成，一條用于接收調(diào)制后的基帶數(shù)字信號，另一條用于接收調(diào)制后的基帶信號，這些總線的傳輸速率可達2.5 Gb/s。2條數(shù)據(jù)總線通過控制接口相連，其中的控制接口由硬件實現(xiàn)。該接口主要包括時鐘、復(fù)位、數(shù)據(jù)接收與發(fā)送等功能模塊。數(shù)據(jù)選擇模塊通過對數(shù)據(jù)進行選擇，確定所傳輸?shù)臄?shù)據(jù)類型和傳輸速率。時鐘模塊主要完成時間同步功能。復(fù)位模塊主要完成對系統(tǒng)各個環(huán)節(jié)的復(fù)位功能。數(shù)據(jù)接收與發(fā)送模塊主要將接收的信息轉(zhuǎn)換為基帶數(shù)字信號并傳送到接收端。

2.3.1 時鐘模塊

新型衛(wèi)星通信硬件設(shè)備的時鐘模塊由FPGA實現(xiàn)，使用Xilinx公司的Cyclone4系列FPGA芯片，時鐘速率為120 MHz。該芯片提供了時鐘輸出（時鐘輸入）接口和數(shù)據(jù)輸入接口，由配置寄存器、時序控制寄存器及狀態(tài)寄存器等組成。Cyclone4系列FPGA的時鐘輸出接口可以產(chǎn)生多種不同類型的時鐘信號，包括系統(tǒng)時鐘（頻率為40 MHz）、標準時間源（頻率為120 MHz）、內(nèi)部振蕩器（頻率為1 MHz）以及外部時鐘源（頻率為300 MHz）等。這些時鐘信號的頻率和占空比可以通過配置寄存器進行設(shè)置。

該系統(tǒng)還使用Xilinx公司的STC12C5A60S2系列芯片作為觸發(fā)寄存器。該芯片可以在0～5 V電壓下工作，內(nèi)部帶有一個計數(shù)器位，在復(fù)位時用于判斷該引腳是否處于有效狀態(tài)。狀態(tài)寄存器用于存儲各個時鐘信號的占空比，其中最高占空比為1，最低占空比為-1。

2.3.2 復(fù)位模塊

復(fù)位模塊的功能是將系統(tǒng)控制回到初始狀態(tài)，以確保系統(tǒng)的正常運行。該模塊在整個調(diào)制解調(diào)器中起著至關(guān)重要的作用。在基于衛(wèi)星通信硬件設(shè)備的新型調(diào)制解調(diào)器中，每個數(shù)據(jù)總線都有2個獨立的復(fù)位控制端，分別用于復(fù)位發(fā)送模塊和接收模塊。通過軟件控制寄存器，可以將系統(tǒng)各部分的復(fù)位信號傳輸給復(fù)位控制端。當(dāng)發(fā)送模塊發(fā)送數(shù)據(jù)時，會觸發(fā)該控制端發(fā)送復(fù)位信號；當(dāng)接收模塊接收數(shù)據(jù)時，會觸發(fā)該控制端發(fā)送數(shù)據(jù)信號。這2個復(fù)位控制端在時間上有嚴格的配合關(guān)系，這種配合關(guān)系可以通過程序?qū)崿F(xiàn)。由于要完成調(diào)制后基帶信號的接收和發(fā)送，要求該模塊具有較高的時鐘頻率。通過比較當(dāng)前時鐘和系統(tǒng)時鐘之間的差異，可以確定系統(tǒng)當(dāng)前所處的時間狀態(tài)。對于高速數(shù)據(jù)通道而言，如果其內(nèi)部時鐘頻率超過2.5 GHz，就需要使用外部時鐘來完成復(fù)位功能。因此，系統(tǒng)需要外部時鐘提供一個穩(wěn)定的時間基準[4]。

2.3.3 數(shù)據(jù)接收與發(fā)送

數(shù)據(jù)接收與發(fā)送模塊是數(shù)據(jù)通道的重要組成部分，主要作用是將基帶信號轉(zhuǎn)換為數(shù)字信號，然后通過控制接口傳遞給數(shù)據(jù)選擇模塊。該模塊由8位寄存器組成，每個寄存器都對系統(tǒng)的各個環(huán)節(jié)進行控制。數(shù)據(jù)選擇模塊初始化各個寄存器，使其工作在數(shù)據(jù)模式下。復(fù)位模塊通過復(fù)位寄存器使其工作在復(fù)位模式下。數(shù)據(jù)接收與發(fā)送模塊通過控制接口接收的信息，將其轉(zhuǎn)換為基帶數(shù)字信號，然后將該信號轉(zhuǎn)換為標準的時鐘信號，再由數(shù)據(jù)選擇模塊將該信號傳送到接收端[5]。

3 結(jié) 論

基于衛(wèi)星通信硬件設(shè)備的新型調(diào)制解調(diào)器具有體積小、重量輕、可靠性高以及易于實現(xiàn)等優(yōu)點，可以廣泛應(yīng)用于軍事通信、數(shù)字電視、數(shù)字會議等領(lǐng)域。該調(diào)制解調(diào)器能夠滿足系統(tǒng)設(shè)計要求，具有較高的抗干擾能力，具有廣泛的應(yīng)用前景。