一種FFPPGGAA中高效實現的數字信道化濾波器組結構

鮑成浩，陳永游，尚斌斌，王金陽，陳 濤

（中國航天科工集團8511研究所，江蘇 南京 210007）

0 引言

數字信道化接收機具備大瞬時帶寬、高靈敏度、高截獲概率、大動態范圍、可同時處理多信號等優點，是當前電子偵察領域廣泛使用的接收機體制［1-3］。數字濾波器組的設計是數字信道化接收機的核心環節，國內外針對數字信道化接收機的濾波器組設計開展了廣泛研究［2-4］。圖1是一種典型的濾波器組多速率多相分解實現結構［2，5］，該濾波器組的通道數為K，抽取倍數為D，輸入數據x(n)采樣率記為fs，輸出數據yk(m)的數據率為fs/D。

圖1 濾波器組的多相分解實現結構

在數字信道化接收機的應用中，濾波器組多在可編程邏輯器件（FPGA）中實現，FPGA器件可在200~300 MHz的處理速度上完成濾波器組的運算［6］。對于圖1所示的結構，若輸出數據yk(m)與FPGA器件的處理速度相當，那么該結構的實現是高效的。電子偵察中的數字信道化接收機，濾波器組輸出速率一般控制在數十兆赫茲，若直接按照圖1所示的結構實現濾波器組，那么FPGA也必須運行在數十兆赫茲的速度上，這對于FPGA器件的處理資源是極大的浪費，不利于進一步提升濾波器組的規模，進而限制了瞬時帶寬這一關鍵指標的提升。

針對上述問題，本文對濾波器組的實現結構提出改進，使其能夠在FPGA器件中高效實現。

1 改進的數字信道化濾波器組設計

1.1 改進的濾波器組多相分解

假設濾波器組的通道數為K，原型濾波器為線性相位的FIR濾波器，記為h0(n)，n=0，…，N-1。第k個濾波通道的濾波器系數的反序表示如下：

對第k個濾波通道的濾波過程進行多相分解［2］：

設濾波器組抽取倍數為D，FPGA處理速度為fr，記L=fr/(fs/D)、Q=K/L，對vk進 一 步 進 行 多 相分解：

記k=q'L+l'，其中k=0，…，K-1；q'=0，…，Q-1；l'==0，…，L-1，則：

綜上，第k個濾波通道的的輸出為：

1.2 改進的濾波器組結構

記濾波器組輸出yk的數據率為fo=fs/D。Q=fs/fr，L=fr/fo，一般地可將Q和L控制為2的冪次方。原型濾波器h0(n)分解為K相子帶濾波器，記為e0，e1，…，eK-1， 其 中em對 應 (h0(m)，h0(K+m)，…，h0((P-1)K+m))。

圖2 bl'(q)的實現結構

yk可進一步表示為：

式（7）仍然為DFT的表達形式，b(q)的數據率與FPGA運行速度相同，因此要高效地實現y0，…，yK-1的運算，需采用并行FFT的方式，對應的實現結構如圖3所示。

圖3 b(q)至yk的實現結構

根據式（6），結合圖2—3，完整的濾波器組實現結構如圖4所示。結構中的數據率為fs/Q，與FPGA的運行速度fr相匹配。相比于圖1，多相子帶濾波器個數由K個降低至Q個，K點并行IFFT拆分為Q個L點串行FFT、1個Q點并行FFT。

圖4 改進的濾波器組結構

2 計算復雜度對比

相比于圖1的傳統結構，計算復雜度的對比如表1所示。

表1 計算復雜度對比

為便于直觀理解計算復雜度的變化，假設輸入信號的采樣率fs=1 GHz，濾波器組通道數K=64，原型濾波器h0(n)的階數N=512，FPGA運行速度fr=250 MHz，抽取倍數D=64，則fo=fs/D=15.625 MHz，Q=fs/fr=4，L=fr/fo=16。

在上述條件下，圖1所示傳統結構的計算復雜度為復乘法O(320)、復加法O(640)。本文提出的改進結構的復雜度為復乘法為O(28)、復加法O(40)。在上述工作條件下，改進的結構可將計算復雜度降低一個數量級。

3 仿真驗證

為驗證本文提出實現結構的正確性，對圖4所示的結構進行仿真驗證。設輸入信號的采樣率fs=1 GHz，濾波器組通道數K=64（對應濾波通道中心頻率間隔為15.625 MHz），原型濾波器h0(n)的階數N=512，FPGA運行速度fr=250 MHz，抽取倍數D=64。輸入實信號，頻率逐脈沖步進，具體為［15.625∶15.625∶484.375］MHz，脈 寬 2 μs，重 復 周 期 4 μs，信 噪 比10 dB。實信號輸入情況下，由于33—64通道與1—32通道對稱，下面僅針對1—32通道進行分析。

上述輸入條件下，濾波器組輸出的第1—32通道的時頻圖如圖5所示，首脈沖頻率為15.625 MHz，位于輸出通道2，尾脈沖頻率為484.375 MHz，位于輸出通道32，中間各脈沖頻率步進為1個濾波通道（15.625 MHz），與輸入信號的頻率步進值一致。

圖5 第1—32通道的時頻示意圖

部分脈沖信號時域波形及脈沖包絡分布如圖6—8所示。圖6顯示了通道1—4的輸出信號包絡，圖7顯示了通道14—17的輸出信號包絡，圖8顯示了通道29—32的輸出信號包絡。各通道輸出包絡的起始時刻及持續時間與對應時域信號一致，各通道對應的頻率范圍與輸入信號的頻率設置一致。

圖6 第1—4通道的脈沖包絡分布

圖7 第14—17通道的脈沖包絡分布

上述仿真表明，本文提出的結構能夠正確完成對應頻率的信道化濾波。

4 結束語

本文提出了一種適用于FGPA中高效實現的信道化濾波器組結構，給出了該結構的多相分解以及組成框圖，對該結構的計算復雜度進行了估計和對比，對結構的運算正確性進行仿真驗證。在典型應用場景下的計算復雜度分析表明，當FPGA運行速度為濾波器組輸出數據率的16倍時，復數乘法計算量降低了約91%，復數加法計算量降低了約93%，有效地節省了FPGA的處理資源。計算復雜度的降低為集成更大規模的數字信道化濾波器組提供了可能性，有利于促進瞬時帶寬指標的提升。