毫米波功率合成技術及三維堆疊封裝

朱嘯宇，干書劍，趙 超，王培陽，王志奎

（中國航天科工集團8511 研究所，江蘇 南京 210007）

0 引言

毫米波技術在通信和雷達領域應用越來越廣泛，但毫米波源較低的輸出功率制約了其發展，將多個毫米波信號進行功率合成的技術是提高功率的有效技術途徑。功率合成技術發展至今，通常采用Lange 電橋［1］和功分器2 種器件實現。Lange 電橋的尺寸和頻率相關，毫米波段的Lange 橋尺寸小，需增加過渡微帶才能與放大器芯片端口匹配，增加了裝配的難度，導致傳輸損耗和端口駐波惡化。

功分器的形式有很多種，其中基片集成波導［2］（SIW）形式的功分器較為適合平面集成、大功率合成和毫米波頻段的應用。但是傳統的SIW 功分器以PCB 工藝平臺為主，大多采用微波介質板或環氧樹脂介質為基板，尺寸較大，加工精度較低，不易與功率放大器芯片進行小型化集成。 微機電系統［3］（MEMS）作為目前實現器件小型化、高加工精度和高集成度的主要工藝之一，可以彌補傳統SIW 功分器的不足。近年來，已有學者利用MEMS 工藝設計出微同軸寬帶功分器和太赫茲波導功分器，但是同軸結構和波導結構與芯片互聯難度較大，不利于集成度的提高。

因此本文結合MEMS 工藝和SIW 結構，設計了一種硅基SIW 功率合成器和三維堆疊封裝，易與芯片互聯，兼具了小型化、大功率容量、高加工精度和高集成度等優勢。并制作了一款33～37 GHz 的功率合成器和三維堆疊封裝，通過軟件仿真和實測驗證了毫米波功率合成和三維堆疊封裝的可行性。

1 功率合成器的設計與測試

1.1 功率合成器的選用

功率合成技術的主要性能指標為合成效率，合成效率定義為：式中，Po為功率合成后輸出功率，Pi為功率放大單元輸出功率總和。

影響合成效率的因素主要有合成路徑引入的損耗、幅度相位的一致性和不同路徑的隔離度等。此外進行功率合成時，功率放大器芯片的熱量較為集中，需考慮散熱設計，以保證放大器芯片的性能和可靠性。

在毫米波段，趨膚效應較明顯，平面型功率合成電路傳輸損耗較大，而波導合成電路尺寸偏大，選用SIW形式的合成網絡，既可以保證低傳輸損耗、高功率傳輸，又可以縮小尺寸，并且端口位置可根據不同放大器尺寸靈活變動，與芯片可用金絲互聯，易于集成。

為了保證每一路合成路徑的一致性，需要高加工精度的平臺作為保障。選用MEMS 工藝平臺，以硅為傳輸介質，采用高深寬比TSV［4］刻蝕技術，實現密集TSV 孔以等效金屬壁；線寬和線間距最小可達10 μm。加工精度誤差為微米級，可滿足一致性的要求。

不同路徑之間需保證較高的隔離度，通過增加隔離電阻可有效提升隔離度。MEMS 工藝通過先在硅晶圓表面形成一層氧化硅和氮化硅的復合介質，隨后在需要加電阻區域的介質上濺射一層金屬鉭，最后在金屬層兩端鍍金，形成電阻層。電阻尺寸為微米級，厚度為埃米級，可忽略不計。對比常規功分器將貼片電阻作為隔離電阻的方式［5］，極大地縮小電阻尺寸，并且無需電子裝配工藝，簡化工藝流程。

綜上所述，基于MEMS 工藝的SIW 功分器可以提高毫米波頻段的合成效率。

1.2 硅基SIW 功分器的設計

基片集成波導是通過介質中2 排密集排布的金屬化孔等效成電壁，結合介質上下2 個金屬化面等效為波導結構。結構示意圖如圖1 所示。Weff為等效為金屬波導時的寬度。由文獻［6］的理論計算可知：

圖1 基片集成波導結構示意圖

從而可以根據金屬波導中的公式推導出SIW 中的TE10模的截止頻率fTE10：

式中，c為真空中光速，εr為介質的相對介電常數。為了防止高次模的干擾，保證只有TE10一種模式可以被傳播，設計時還需要保證：

硅基SIW 功分器的介質基板采用200 μm 厚度的硅基板，相對介電常數εr為11.9，TSV 孔徑30 μm。工作頻率為33～37 GHz，功分器結構示意圖如圖2 所示。輸入和輸出端口將SIW 的類波導傳輸形式過渡為共面波導的傳輸形式，硅基板厚度與芯片厚度相差較小，可使用金絲進行互聯；功分器頂部開槽以減少插入損耗；引入隔離電阻提高端口間隔離度。端口特性阻抗均為50 Ω，通過理論推導得到W1=0.13 mm，W2=0.53 mm，W3=1.96 mm。

圖2 SIW 功分器示意圖

1.3 SIW 功分器仿真和測試

為了驗證上述設計方法，對頻率為33～37 GHz 的功分器進行仿真。圖3 為SIW 仿真優化后的模型示意圖，外形尺寸為5.4 mm×6.6 mm×0.2 mm。表1 為優化后的尺寸參數。

表1 優化后參數的尺寸

圖3 功分器仿真模型示意圖

圖4描述了仿真和實測結果的對比圖以及實物圖，實驗使用矢量網絡分析儀以及探針臺進行測試。圖4（a）—（e）從對比結果可以看出，仿真結果和實測結果基本吻合。在33～37 GHz 內，實測結果中插入損耗S21在3.5 dB 左右，即單路損耗為0.5 dB；隔離度S23小于-15 dB，在35～37 GHz均小于-20 dB；輸入輸出回波損耗S11、S22全頻段小于-20 dB；不同路徑同一頻點下的幅度差別小于0.1 dB，相位差不超過1.5°。圖4（f）給出了SIW 功分器的實物圖。

圖4 SIW 功分器 ：(a)—(e)仿真與實測對比圖；(f)實物圖

通過分析，與仿真結果的偏差主要原因是探針臺測試時需用砷化鎵微帶轉接探針，砷化鎵微帶和功分器用金絲鍵合互聯，金絲在毫米波段引入的電感效應較強，容易影響各端口的匹配和引入損耗。

2 三維堆疊封裝的設計和測試

2.1 功率合成三維堆疊封裝設計

為了方便功分器的工程應用，將功率放大器芯片與功分器進行集成和封裝是一個有效途徑。載板式封裝是實現器件集成最為簡單的形式，即將功分器和放大器芯片燒結至金屬載板上，后續使用時將載板燒結至組件內即可。

本文選用的功率放大器芯片為氮化鎵芯片，平均線膨脹系數約為5.6×10-6/℃，工作頻率33～37 GHz，飽和輸出功率41 dBm，附加效率約為30%。若工作條件為脈沖工作，占空比10%，周期1 ms，峰值熱耗約為30 W，平均熱耗3 W。綜上考慮，本文選用鉬銅（Mo80-Cu）作為金屬載板材料，鉬銅平均線膨脹系數約為6.8×10-6/℃，熱導率約為170 W/（m·K），與芯片熱膨脹系數相近，且導熱能力較好。將功分器、功率放大器芯片、芯片電容和微帶采用金錫焊料燒結和導電膠粘接的形式安裝至鉬銅載板上。載板可采用燒結或螺絲固定的方式安裝至組件上進行應用。實物圖如圖5 所示。

圖5 功率合成載板式封裝

裝配過程中由于器件較多，尺寸較大，導致裝配難度較大，效率低，一致性差等問題。為了提高生產效率和一致性，實現氣密封裝，方便工程應用，本文基于MEMS 工藝平臺，利用TSV 轉接板、晶圓級鍵合［7］技術，提出了功率合成的三維堆疊封裝的設計。

硅的熱導率約為150 W/（m·K），硅的平均線膨脹系數約為4.1×10-6/℃，與氮化鎵芯片匹配，根據功率合成的實際情況對其進行熱仿真。考慮余量設計，單個放大器芯片平均功耗設置為7 W，熱量集中在功放芯片的末級管芯處，環境溫度設置為60 ℃，仿真結果如圖6 所示。由仿真結果可知，芯片結溫為123 ℃，遠低于氮化鎵芯片的極限結溫。因此硅可作為功率放大器底部熱沉，滿足散熱需求，保證放大器芯片的性能和可靠性。

圖6 硅載板熱仿真結果

由于材料相同，將SIW 功分器沉入硅載板，實現一體化設計，省去了功分器裝配的步驟；采用晶圓級鍵合技術，可以大幅提高生產效率和產品的一致性；設計TSV 轉接板和硅帽，采用2 次晶圓級鍵合，實現三維封裝的氣密性；通過刻蝕工藝形成硅帽，對硅帽內表面進行金屬化，與底部載板構成封閉金屬腔體，提高電磁屏蔽能力。功率合成的三維堆疊封裝示意圖如圖7 所示。

TSV 轉接板示意圖如圖8 所示。在與硅帽的焊接區域附近用TSV 孔將放大器的饋電走線從轉接板上表面過渡到下表面，從而避開焊接區域。

圖8 饋電線和焊接框示意圖

晶圓級鍵合技術是在較低的溫度下，利用低熔點金屬與難熔金屬之間的化學反應形成更高熔點的金屬間化合物的技術，即鍵合后的金屬化合物的熔點高于鍵合溫度，從而實現共晶鍵合和氣密效果。功率放大器的裝配工藝采用金錫焊料共晶的形式，燒結溫度在290 ℃左右，因此底板和轉接板之間采用低溫共晶鍵合常用的金屬體系Au-Sn，保證在功率放大器裝配過程中載板和轉接板的焊料不會出現重熔。蓋帽和轉接板之間采用共晶溫度更低的Au-In 金屬體系進行鍵合。功率合成的三維堆疊封裝的工藝流程如圖9 所示。三維堆疊封裝實物圖如圖10 所示。

圖9 三維堆疊封裝的工藝流程

圖10 三維堆疊封裝實物圖

2.2 功率合成三維堆疊封裝測試

為了驗證三維堆疊封裝的射頻性能和可行性，使用信號源和功率計對其進行了測試。實驗測試條件為工作周期1 ms，占空比10%。圖11 為飽和輸出功率曲線圖。

圖11 功率合成實測數據曲線圖

功率放大器芯片合成后的飽和輸出功率均在43 dBm 以上，輸出端損耗約為1 dB，合成效率約為80%。考慮測試架引入的傳輸損耗，實驗結果與功分器單測數據是比較吻合的。實驗說明該功率合成技術完全適用于毫米波段的大功率合成應用。

3 結束語

本文從毫米波段功率合成的影響因素出發，提出了一種低傳輸損耗、高功率、高隔離度、高通道一致性的功率合成技術，端口可根據芯片調整，適用大多數功率放大器芯片的合成；設計了一種三維堆疊功率合成封裝，具有氣密、散熱性好、集成度高、裝配效率高、裝配一致性好等優點，可以廣泛應用在毫米波頻段和更高頻率的大功率合成中。■