超大規模集成電路適應性測試方法綜述

安慶師范大學計算機與信息學院 張魯萍

隨著現代半導體工藝的迅猛發展，超大規模集成電路(VISI)的研發和制造技術日臻成熟，一個普通芯片，甚至由幾億個晶體管組成。隨著集成電路設計和制造復雜度的提高，工藝技術的不斷創新，電路測試難度大幅度提升，測試成本飆升，因此，自適應測試的發展至關重要，動態地調整測試流程，消除測試模式冗余，減少了測試時間，提升了測試效率，降低了測試成本。

集成電路最初在單個半導體芯片上將多個器件進行互連而構成電子電路的技術，IC 的多層平面工藝經過半個多世紀的創新和發展，不僅使集成電路的集成度迅速提高，電路規模和密度迅速增大，同時，也使得與其相關的數字系統越來越復雜。例如，LSI（大規模集成電路）、VLSI（超大規模集成電路）、ULSI（特大規模集成電路）和GSI（巨大規模集成電路）。現在一個很小的芯片上，包含的晶體管數量已經達到數億個，并且已經普遍應用。如今的科技飛速發展，對集成電路的應用已經進入到人們生活的方方面面，小到兒童玩具，大到手機通訊、汽車高鐵航空航天。集成電路以它的超輕薄、高速率、低功耗，占領了市場的方方面面。

1 研究背景

集成電路的飛速發展和應用領域的不斷擴大，隨著制造工藝的成熟和創新，也為人們帶來了價格的革命。Gordon Moore 在1965 年提出的“Moore 定律”指出，芯片中的器件數目每18～24 個月左右就會翻一倍，每次線寬的減小，即“工藝節點”，每三年便會推出一個新的工藝節點，在每個新的工藝節點及晶圓上可產生的電路數目增加一倍，集成電路的速度在每個新的工藝節點增加約30%。同時，集成電路更高的速度和更低的功耗也帶來了新的應用和測試方面的難題。

伴隨著集成電路設計和制造復雜度的提高，工藝技術的不斷創新，持續的器件擴展和集成大大降低了制造成本，但并沒有降低檢驗芯片的測試成本，因此，對于目前大規模復雜的電路結構，測試成本不斷飆升。如圖1和圖2 所示反映了近年來全球半導體市場規模和中國集成電路產業銷售額增長情況的變化趨勢。

圖1 全球半導體市場規模Fig.1 Global semiconductor market size

圖2 中國集成電路產業銷售額增長情況Fig.2 Sales growth of China's integrated circuit industry

隨著設計自動化和制造技術的日臻成熟，截至2020年底，芯片性能的變化率較過去增加了69%，測試程序和驗證是開發的重要組成部分。目前，測試技術制約了芯片設計制造的發展速度，半導體器件尺寸的縮小至物理極限所面臨的瓶頸問題[1]造成了測試成本的居高不下，這給測試技術的發展帶來了前所未有的挑戰。

2 集成電路測試面臨的難度

集成電路的發展主要體現在以下兩個方面:

（1）集成電路由于實際需要的物理尺寸在進一步縮小，微米級工藝已經成為過去，納米級工藝應用廣泛，超微米設計、制造及應用已經非常普及；

（2）集成電路的整體尺寸在不斷縮小，電路復雜度不斷增大，功率變化率上升至12%，泄漏功率的變化率上升至325%。

以上兩個方面的變化使傳統的測試方法對不斷涌現的新設計、新電路無效[2，3]，設備和工藝的變化導致各種測試問題頻發，高的測試數據量，更長的測試時間，測試模式也大幅度增加，工藝和設備的變化導致缺陷發生的概率增加，也導致了測試工具（ATE）超負荷工作，難以勝任這樣的測試容量的大幅變化。

隨著人工智能的進一步發展，先進的設計理念和先進的工藝發展，增加了潛在缺陷的發生可能性，尤其是現代集成電路的低電壓、高速率、寬頻率，現有的ATE不論是測試的頻率范圍、測試精度和故障覆蓋率，對自動化測試設備（ATE）是一個巨大的挑戰。

集成電路的設計和制造，應用所有必要的測試向量、溫度、電壓、IDDQ、輸入輸出測試和路徑延遲測試的測試成本過高。而測試內容、測試向量數目和單個測試向量測試長度地增加都大幅度延長了測試時間，增加了測試成本[4]，這些問題地出現使得集成電路測試時間成為妨礙測試發展的重要問題。

3 國內外研究現狀

為了適應目前飛速發展的集成電路的設計和制造，工業界對集成電路測試的發展提出了新的要求，對于缺陷模型的建立、冗余向量的篩選、參數測試的限制調整等諸多方面進行了深入的研究，同時，將機器學習應用于測試的研究大大提升了測試效率。

近年來，適應性測試已成為一種重要的測試策略。適應性測試是用于描述根據集成電路設計、制造、測試數據的分析和統計，改變測試條件、測試流程、測試內容、測試限制的方法，適應性測試的關鍵是利用器件測試產生的數據或先前的測試內容和數據來預測未來測試的適應性測試過程，最終目標是對測試集進行優化，以達到降低測試時間，增大測試效率，降低測試成本的目的。

目前，有很多優秀的適應性測試方法，如Hapke F等提出的基于總臨界區域(TCA)的測試[5]，采用了根據計算集成電路的關鍵面積來對故障進行預測的方法，考慮到了點狀缺陷的大小分布和關鍵區域的端點效應，建立了胞內布線故障概率模型，對于潛在缺陷的檢測具有很好的效果；Yilmza E 等提出的針對模擬、射頻電路的自適應測試消除方法[6]，是利用制造設備根據被測電路獲得的信息，自適應地對冗余部分進行消除的方法。ChakTabarty 等提出的基于兩種故障預測模型的適應性測試選擇方法，對工藝變化缺陷和隨機缺陷的檢測具有非常顯著的效果。這些測試算法的應用，使得性能測試的需求降低，從而達到降低測試成本的目的。考慮故障覆蓋率的自適應測試，減少了潛在缺陷的測試逃逸率，增加了測試的準確率，降低了測試成本。

4 自適應測試

目前測試行業面臨的最大挑戰是隨著電路復雜度的不斷增長，測試向量的數目劇增。為了獲得盡可能多的不同類型缺陷的高覆蓋率，傳統的測試方法應用了大量所有可用的測試模式。導致測試時間過長，測試效率低下，測試成本攀升，因此自適應測試的發展至關重要。

從芯片測試技術和理論的發展來看，自動測試向量生成(Automatic Test Pattern Generation，ATPG)是測試理論和方法的一個里程碑，測試程序的驗證是開發的重要組成部分。ATPG 采用故障模型，通過分析芯片的結構生成測試向量，進行結構測試，篩選出不合格的芯片。通常ATPG 工具和掃描測試工具配合使用，可以同時完成測試矢量的生成和故障仿真。目前，由功能測試發展到結構測試，在相同測試故障覆蓋率的前提下，故障等價理論大幅度減少了故障數目，極大地縮小了測試向量集，對于ATE，若在1GHz 頻率下工作，測試向量的加載時間大幅度減少。為了降低測試成本，各種新的測試理論和方法不斷涌現。例如，針對晶圓制造和晶片的測試，配合邊界掃描測試(Boundary Scan Test，BST)，從虛擬探針(Virtual Probe，VP)技術到工業射頻收發器的晶圓探針測量方法，開創了無接觸測試的探索；利用電流信號進行設備故障診斷的方法；針對半導體制造領域缺陷檢測問題改善；研發出了晶片電路缺陷的激光定位裝置等；通過新型工藝優化來提高良率和工藝可靠性，極大地降低了測試成本。

自適應測試[7]在芯片制造、性能測試等領域的應用越來越廣泛，它是旨在一系列提高測試質量和降低測試應用成本的技術的總稱。適應性測試應用過程中，測試內容依賴于當前或以前待測電路測試過程中的所有有用信息的綜合，執行相關性分析，預測和調整未來的測試，適時地對測試順序進行動態的調整，最終目標是利用最優的測試集來發現測試過程中會出現故障的每個部件，并能適應性地在測試過程中根據實際需要進行測試類型和測試模式的增加和減少，以達到減少測試時間，降低測試成本的目的。

5 自適應測試研究現狀

現如今，普遍推薦應用的測試方法是自適應測試方法。適應性測試方法，即是把經過改造的原測試集，結合機器學習，將二者進行有機結合，啟發式地融為一體，開創了現代測試技術的新高度。

目前，有很多優秀的適應性測試方法，例如，測試向量重排序方法，經過動態調整后的測試流程，能達到更早發現故障的目的，降低了測試成本；考慮測試逃逸的實時自適應算法；針對模擬、射頻電路的自適應測試消除方法；考慮站點間差異的多站點測試的晶圓級性能預測方法[8]，基于神經網絡的RCA 在良率提高方面的自適應框架[9]，利用改進哈里斯鷹算法優化反向傳播神經網絡診斷電路故障。這些方法其關鍵是建立了一個考慮測試與度量之間相關性的模型。對于一個芯片，只有執行了所有的測試項目、測試內容以及測試集中所有的測試模式之后，才能得出這個芯片是合格的芯片的結論。但對于一個故障芯片，只要在測試中有一次測試未通過，就沒有必要再進行其他測試，從而，使這個故障芯片被剔除。同時，盡快發現故障會有效減少測試時間，降低測試成本。

6 結語

在同一電路的測試過程中，很多測試模式中都包含了較多的信息重復，這樣的情況往往是不可避免的，但可以使其盡量減少，進而提高測試效率。在研究測試過程中，尋找故障覆蓋率高，同時減少特征冗余，尋找優質的測試模式尤為重要。因此，針對超大規模集成電路測試集的優化問題研究至關重要，其主要目標是精簡測試集容量，消除測試向量冗余，在保證原測試集故障數目基本不變的情況下，尋找最優測試集，有效地減少測試時間，提高測試效率，降低測試成本。