一種提高SGT MOSFET雪崩耐量的方法

唐 威,俱 帥,張 蕾

(西安郵電大學 電子工程學院,陜西 西安 710121)

屏蔽柵溝槽型金屬氧化物半導體場效應晶體管(Shielded-Gate Trench Metal Oxide Semiconductor Field Effect Transistor,SGT MOSFET)作為功率MOSFET的一類,由于比導通電阻較低[1-2]和開關速度較高等特點[3-4],在電機驅動和鋰電池保護等領域得到廣泛應用[5-6]。當SGT MOSFET器件并入電力系統時,電路中寄生電感[7-8]存儲的能量會在器件關斷時刻引起高的電壓脈沖,使得電路性能退化甚至器件被損壞。此時,器件漏端被沖擊時所能承受的最大能量為功率MOSFET的雪崩耐量[9-10]。雪崩耐量是衡量功率MOSFET魯棒性的重要性能指標之一。通常采用非鉗位感性負載開關(Unclamped Inductive Switching,UIS)來測試衡量功率MOSFET雪崩耐量的大小[11-12]。

器件的雪崩耐量越高,意味著當器件在面臨極端應用情況時,擁有的安全裕度越高,性能更加穩定,魯棒性也越強。為了優化功率器件在UIS過程中的性能退化及失效行為,文獻[13]采用極窄源區結構,顯著地降低了P型體區電阻,使得UIS能力較傳統溝槽MOSFET提升了30%,但是,該結構較傳統結構增加了兩張掩模版,且閾值電壓(Threshold Voltage,VTH)很難控制;文獻[14]采用倒L形N+源區,同樣降低了P型體區電阻,UIS能力為傳統溝槽MOSFET的2.1倍,但是,該結構同文獻[13]一樣,同樣較經典結構增加了兩張掩模版,開發成本較大;文獻[15]采用漂移區P柱、自偏置降低表面電場技術的階梯氧化層(Reduce Surface Field Stepped Oxide,RSO)結構,通過減少寄生基區電阻的空穴電流,降低了寄生三極管基區電阻的壓降,使得UIS能力提高了83.3%,但是,該方法采用了多臺階場氧化層結構,增加了兩次光刻和氧化硅回刻工藝,實現難度較大;文獻[16]在溝槽間加入深P型基區,降低了寄生三極管基區傳輸效率,使得雪崩耐量增加了13.8%,但是,該結構較常規結構增加了一張掩模版,增加了開發成本,并且增加了器件導通電阻,影響了器件的性能。

為了在不影響器件關鍵參數和性能的前提下,提升器件的雪崩耐量,并同時降低設計成本,本文擬提出一種提高SGT MOSFET雪崩耐量的方法。通過增加器件溝槽間接觸孔寬度和深度、增加接觸孔注入能量和劑量等方法降低P型體區電阻,從而增加器件在UIS過程中的通流能力。

1 UIS測試與分析

圖1為功率MOSFET器件UIS測試電路原理示意圖。其中,被測器件(Device Under Test,DUT),即功率MOSFET柵極和脈沖方波電壓VG及柵極電阻Rg串聯,漏極和負載電感L及電源VDD串聯,DUT源極與電源負極相連接接地,表示為GND(Ground)。

圖1 功率MOSFET器件UIS測試電路原理示意

使用VGS、VDS和IDS分別表示功率MOSFET在UIS過程中器件的柵極電壓、漏源電壓以及漏源電流。在UIS過程中,MOSFETVGS、VDS和IDS變化示意圖如圖2所示。 在0～t1時刻,脈沖方波電壓接高電平VG,DUT導通,電感開始充電;在t1時刻,脈沖方波電壓由VG轉為低電平,DUT關斷,漏源電流升至雪崩電流IPEAK。由于電感電流無法突變,為維持電感電流持續泄放,DUT被迫進入雪崩擊穿狀態,此時,DUT漏源電壓升至擊穿電壓(Breakdown Voltage,VB),漏源電流由IPEAK開始下降,直到t2時刻,存儲電量被DUT消耗,此時,器件漏源電壓將保持為電源電壓VDD。

圖2 UIS過程中MOSFET VGS、VDS和IDS變化示意

在t時刻,器件單次脈沖雪崩能量EAS的計算表示式為

(1)

目前,EAS測試方式主要是固定電感大小,通過不斷增加DUT柵極方波電壓高電平脈寬,獲得使得器件剛好不失效的IPEAK值[12],然后,再根據式(1)獲得器件的EAS能力值。

以上分析都是在器件不失效前提進行的。當器件在關斷時刻遭受負載電感沖擊而失效時,若打開失效器件的塑料封裝外殼觀察失效位置,可以發現失效點主要集中在器件邊緣和中間位置。當失效位于器件邊緣即終端位置時,表明器件終端擊穿電壓小于器件元胞,在關斷時刻,負載電感在漏端引起瞬態電壓脈沖,使得器件耐壓較小的終端首先被擊穿;當終端耐壓大于元胞時,器件則在UIS過程中擊穿于元胞區。

上述分析表明,器件終端擊穿電壓需要大于元胞,以避免在UIS過程中擊穿點轉移,從而增加器件雪崩耐量[17]。因此,在確定終端溝槽間距即臺面(Mesa)寬度時,通常按照元胞區Mesa的75%進行設計,以確保SGT MOSFET能夠獲得較為穩定的擊穿特性[18],從而使得終端擊穿電壓大于元胞。當器件在UIS過程中失效于元胞區,主要為柵極關斷瞬間引起器件內部寄生三極管開啟導致。此時,通過P型體區高劑量注入[7],應用窄N型源區,能夠降低寄生三極管基區電阻,抑制寄生三極管開啟,雖然這種做法提升了器件雪崩耐量,但是,犧牲了器件的部分直流性能[13]。

2 EAS優化機理

圖3為UIS過程中SGT MOSFET元胞電流流徑示意圖。其中,LN+為源區橫向寬度,WCT為接觸孔寬度,DCT為接觸孔深度,RPB為P型體區電阻,CDB為外延和P型體區形成的電容,IDS為UIS過程中器件的漏源電流。

圖3 UIS過程中SGT MOSFET電流流徑示意圖

由于在UIS過程中,器件漏端存在較高的電壓脈沖,漏源電流IDS借助CDB流動,此時有

(2)

式中,VD表示器件的漏端電壓。

當該電流流經P型體區電阻時,電阻上的壓降使得由N+源區、P型體區及N-外延構成的NPN寄生三極管發射結發生正偏,當電阻壓降等于發射結內建電動勢Vbi時,結內開始有注入電流。漏端能承受不導致產生注入電流的最大瞬態電壓可以表示為

(3)

由式(3)可知,若減小SGT MOSFET結構中的P型體區電阻RPB,則可以使得器件獲得更高的抗雪崩沖擊能力,從而獲得更高的雪崩耐量。

P型體區電阻值的計算表示式為

(4)

式中:ρSQ,PB表示包含N+源區補償影響的P型體區方塊電阻電阻率;Z表示器件沿溝槽方向P型體區方塊電阻截面面積。

對于ρSQ,PB,由于空穴摻雜濃度NA遠大于電子濃度ND,因此有

(5)

式中:σ表示P型體區方塊電阻電導率;e表示單個電子所帶電荷量,μn、μp分別表示電子遷移率和空穴遷移率;n表示P型體區電子的濃度;p表示多子空穴的濃度;NA表示P型體區受主雜質摻雜濃度。

結合式(4)和式(5)可以發現,為了抑制SGT MOSFET寄生三極管的開啟,可以通過縮短N+源區寬度LN+、增加P型體區溝槽方向截面面積Z和P型體區雜質NA的濃度,以減小P型體區電阻RPB,從而使得器件獲得更高的雪崩耐量。當器件溝槽間距固定時,縮短LN+的有效方法是增加接觸孔寬度WCT,增加P型體區溝槽方向截面面積Z則可通過增加接觸孔深度WCT實現。

另外,觀察圖3可以發現,SGT MOSFET源極接觸孔深入P型體區并且將N+源區和P型體區短接,由于器件在接觸孔刻蝕完成之后,會進行高濃度P型雜質注入以優化器件性能。因此,為了增加NA,可以增加接觸孔注入劑量及能量,以降低P型體區電阻,從而達到增加IPEAK的目的。

3 EAS設計方案

所提設計基于一款耐壓120 V SGT MOSFET,考慮到終端效應,擊穿電壓VB通常要求保留10%～15%余量[19],因此,將VB目標設定為135.0 V;對于器件所應用的同步整流電路,較低的閾值電壓VTH有利于減小電路中體二極管導通損耗,并帶來更短的延遲和開關時間[20],為此,將設計的目標閾值電壓VTH定為2.0 V。

根據第2部分的分析結果,利用Sentaurus計算機輔助設計(Technology Computer Aided Design,TCAD)仿真軟件對120 V SGT MOSFET元胞區接觸孔寬度、接觸孔深度、接觸孔注入劑量和接觸孔注入能量進行拉偏。由于SGT MOSFET元胞區內分布著大量重復且對稱的元胞單元,因此,只針對器件半個元胞結構進行仿真分析,按照實際工藝流程搭建SGT MOSFET器件的半胞結構,仿真結果如圖4所示?？梢钥闯?器件的溝槽位于圖4左側,溝槽內上部為器件控制柵電極,下部為屏蔽柵電極,與源極設置同電位,器件源極位于結構頂部,底部為器件襯底,與漏極相連。

圖4 器件半胞仿真結構仿真結果

3.1 接觸孔寬度的設計

設計器件接觸孔時,需要將N+源區和P型體區進行短接,以抑制元胞區寄生三極管開啟。根據式(4),增加接觸孔寬度WCT以縮短N+源區長度LN+,從而降低器件P型體區方塊電阻阻值。此次拉偏范圍選擇0.15 μm～0.40 μm,圖5為WCT拉偏對閾值電壓VTH和擊穿電壓VB影響的仿真結果。

圖5 WCT拉偏對VTH和VB影響仿真結果

從圖5可以看出,隨著接觸孔寬度WCT的增加,因P型體區和N-外延構成的PN結電場強度保持恒定,器件擊穿點仍位于溝槽底部,擊穿電壓VB基本穩定在135.3 V左右,雖有波動但變化不明顯。對于閾值電壓VTH,當接觸孔寬度WCT由0.15 μm增至0.30 μm時,由孔注入的P型雜質并未影響到器件溝道受主雜質濃度NA,閾值電壓VTH穩定在2.00 V左右;當WCT由0.35 μm增至0.40 μm時,孔注入P型雜質開始向溝道擴散,溝道處NA變大,VTH分別為2.09 V和2.20 V,并開始逐漸增加。為留夠余量,固定接觸孔寬度為0.25 μm,研究不同接觸孔深度,器件閾值電壓VTH和擊穿電壓VB的變化情況。

3.2 接觸孔深度的設計

根據式(4),增加接觸孔深度DCT可以增大P型體區方塊電阻截面面積Z,從而降低器件P型體區方塊電阻。此次接觸孔深度DCT選擇0.25 μm～0.45 μm進行拉偏,圖6為DCT拉偏對VTH和VB影響的仿真結果?？梢钥闯?隨著接觸孔深度DCT的增加,由孔注入P型雜質縱向擴散且未橫向擴散至溝道,因此,器件閾值電壓VTH穩定在2.00 V左右,雖然有所波動,但是變化不明顯。

圖6 DCT拉偏對VTH和VB影響仿真結果

圖7為從接觸孔位置,沿器件硅表面垂直向下方向,DCT拉偏器件在不同深度條件下的電場分布圖。

圖7 DCT拉偏器件在不同深度電場分布圖

如圖7所示,隨著接觸孔深度DCT增加,器件接觸孔底部PN結峰值電場不斷增加,并且結面逐步向下移動。當DCT由0.25 μm增至0.35 μm時,因P型體區和N-漂移區構成的PN結峰值電場仍小于器件臨界擊穿電場,擊穿電壓VB基本穩定在135.4 V左右;在接觸孔深度DCT繼續由0.40 μm增至0.45 μm的過程中,PN結結面電場電場強度繼續增加,并且超過器件臨界擊穿電場,器件擊穿點開始向PN結面轉移,溝槽底部器件電場強度下降,因此,使得擊穿電壓VB下降。為了留夠余量,固定接觸孔寬度為0.30 μm,接下來,將研究接觸孔注入不同劑量時,器件的閾值電壓VTH和擊穿電壓VB的變化情況。

3.3 接觸孔注入劑量的設計

此次接觸孔注入選擇兩步注入工藝。第一步為低能量注入,在20 keV左右較低能量條件下注入二氟化硼(BF2)。第二步為高能量注入,在較高能量條件下注入硼雜質。在注入過程中,BF2的主要作用是優化源極接觸孔表面的接觸電阻,因硼(B)的擴散系數較大,常用來降低P型體區方塊電阻電阻率,以提升器件雪崩耐量。此處的拉偏操作只針對第二次注入的B雜質進行仿拉偏。注入劑量范圍為1.0×1012cm-2～1.0×1014cm-2。圖8為孔注入劑量拉偏對器件閾值電壓VTH和擊穿電壓VB影響的仿真結果。

圖8 孔注入劑量拉偏對VTH和VB影響仿真結果

從圖8可以看出,當孔注入的B雜質劑量由1.0×1012cm-2到4.0×1013cm-2變化時,因為溝道雜質濃度NA未被影響,導致器件的閾值電壓VTH穩定在2.00 V左右;隨著孔注入劑量由5.0×1013cm-2增加至1.0×1014cm-2,由于退火后B雜質向器件溝道處擴散增加,使得溝道雜質濃度NA變大,因此,器件的閾值電壓VTH開始增加。對于器件的擊穿電壓VB,因PN結峰值電場和雜質摻雜濃度成正比,當孔注入劑量小于5.0×1013cm-2時,器件耐壓恒定在135.3 V左右;隨著接觸孔注入劑量由5.0×1013cm-2增加至1.0×1014cm-2,P型體區和N-外延構成的PN結峰值電場不斷增加,當器件反向耐壓時,擊穿點開始向PN結轉移,器件耐壓不斷降低,由134.4 V逐漸減小至118.1 V。為了留夠余量,固定接觸孔注入劑量為4.0×1013cm-2。接下來,將研究在接觸孔注入能量不同的條件下,器件的閾值電壓VTH和擊穿電壓VB的變化情況。

3.4 接觸孔注入能量的設計

增加接觸孔雜質注入能量,可以增加雜質B擴散范圍,從而降低P型體區方塊電阻電阻率,增加器件雪崩耐量。此次注入能量選取范圍為由20 keV到60 keV,圖9為孔注入能量拉偏對器件閾值電壓和擊穿電壓影響仿真結果。

圖9 孔注入能量拉偏對VTH和VB影響仿真結果

從圖9可以看出,隨著孔注入能量的增加,因為孔注入P型雜質縱向擴散且未橫向擴散至溝道,所以導致閾值電壓VTH穩定在2.00 V左右,雖然有所波動,但是,變化不明顯;對于器件的擊穿電壓VB,隨著孔注入能量由20 keV增加至40 keV,因為PN結電場強度小于器件臨界擊穿電場,所以,擊穿點仍位于溝槽底部,器件擊穿電壓VB基本穩定在135.4 V左右,變化不明顯;隨著接觸孔注入能量由45 keV增加至60 keV,器件存在反向耐壓現象,PN結峰值電場首先到達臨界擊穿場強,擊穿點逐漸由溝槽底部轉移至PN結的結面,器件耐壓逐漸由134.6 V降低至123.4 V。為了留夠余量,固定接觸孔注入能量為35 keV。

4 實驗結果及分析

通過3.1節到3.4節仿真拉偏,基本確定了接觸孔結構及接觸孔注入工藝基準條件。按照圖1搭建實驗電路,其中,設置負載電感L為0.4 mH,電壓源VDD為25 V,柵極脈沖方波電壓高電平設置為10 V,低電平為0 V。不斷增加方波脈沖寬度,直至器件發生擊穿。

4.1 仿真結果

選取各結構工藝優化前和優化后的條件,即優化前WCT為0.15 μm、DCT為0.25 μm、孔注入劑量為1.0×1012cm-2和注入能量為20 keV,優化后WCT為0.25 μm、DCT為0.30 μm、孔注入劑量為4.0×1013cm-2和孔注入能量為35 keV,進行UIS仿真。

圖10為優化前后不同充電時間器件漏源電流曲線。

圖10 優化前后不同充電時間器件漏源電流曲線

從圖10可以看出,隨著充電時間增加,優化前后器件漏源電流皆呈增加趨勢。這是因為,充電時間增加使得電感儲能不斷增大,當電感大小固定,器件關斷時,電感能量以電流形式不斷泄放,使得充電時間增加,電流不斷增加。另外,與優化前相比,優化后器件的充電時間明顯長于優化前,這是因為增加接觸孔寬度、深度、注入劑量和能量,降低了器件P型體區電阻,從而增加了IPEAK。優化前,隨著充電時間由600 μs增加至820 μs時,IPEAK由36.4 A不斷增加至49.1 A,當充電時間為830 μs時,觀察圖10曲線可以看出,器件明顯擊穿,此時,漏源電流持續增加;優化后,隨著充電時間由600 μs增加至870 μs,IPEAK由36.4 A不斷增加至52.5 A,當充電時間為900 μs時,觀察圖10曲線可以看出,器件明顯被擊穿。

圖11和圖12分別為優化前和優化后不同充電時間下器件電流密度分布圖。

圖11 優化前不同充電時間的電流密度分布

圖12 優化后不同充電時間下電流密度分布

從圖11可以看出,對于優化前器件,當充電時間在600 μs～810 μs區間時,此時寄生三極管未開啟,雪崩電流全部從P型體區流過;當充電時間增至820 μs及以后,觀察器件電流密度分布可知,此時,寄生三極管開啟,雪崩電流大部分從N+源區流過,小部分從P型體區流過。

從圖12可以看出,對于優化后的器件,當充電時間為600 μs～870 μs時,此時寄生三極管未開啟,雪崩電流全部從P型體區流過;當充電時間增至880 μs及以后,觀察器件電流密度分布可知,此時寄生三極管開啟,雪崩電流大部分從N+源區流過,小部分從P型體區流過。

為了接近實際UIS測試值,結合圖10,將充電時間為810 μs時的漏源電流作為優化前的UIS極限電流,將充電時間為870 μs時的漏源電流作為優化后的UIS極限電流,此時,寄生三極管有開啟趨勢,IPEAK為52.5 A。

通過上述對比可以看出,通過優化接觸孔結構及工藝,可以將UIS條件下雪崩電流由48.5 A提升至52.5 A,根據式(1)計算可得雪崩耐量可由470.45 mJ提升至551.25 mJ,提升約17.2%。

4.2 測試結果

根據3.1部分到3.4部分得到的仿真結果,即確定WCT為0.25 μm、DCT為0.30 μm、接觸孔注入劑量為4.0×1013cm-2和接觸孔注入能量為35 keV作為基準條件,進行流片驗證實際工藝窗口。最終確定的120 V SGT接觸孔條件參數如表1所示。

表1 120 V SGT接觸孔條件參數

圖13為包含最終流片后基準條件和工藝固化條件樣品的UIS測試波形圖。經過測試,流片基準條件測得IPEAK為50.9 A,固化條件測得IPEAK為54.2 A,因為最終固化條件工藝窗口略大,故UIS測試結果較大。根據式(1)計算可得,雪崩耐量由518.2 mJ提升至583.2 mJ,提升約12.6%。

圖13 流片后樣品UIS測試波形圖

表2為所設計的SGT MOSFET與相關方法的性能對比。相較于基準條件,文獻[13]和文獻[14]都增加了兩張掩模版,且文獻[13]和文獻[14]分別使得器件VTH增加了19%和3%;文獻[15]增加了4張掩模版;文獻[16]增加了一張掩模版。綜合考慮優化前后器件VTH性能損失和設計成本等因素,所設計優化方法的綜合性能更好。

表2 不同方法性能對比

5 結語

通過仿真設計和實際流片兩個方面,驗證了對于SGT MOSFET,通過增加元胞區接觸孔寬度、深度、注入劑量及注入能量等方式,可以有效地提高SGT MOSFET器件的雪崩耐量。測試結果表明器件雪崩耐量提升明顯,且器件的閾值電壓和擊穿電壓均未受到影響。后續應持續研究接觸孔單個結構和工藝變動對雪崩耐量影響程度,從而更加有效地降低設計成本。