一種三層EPI結構SGT MOSFET設計

商世廣,郭雄雄,張 雨,王洋菲,俱 帥

(1.西安郵電大學 電子工程學院,陜西 西安 710121;2.上海維安半導體有限公司,上海 201207)

金屬氧化物半導體場效應晶體管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)是一種常用的電子器件。在傳統溝槽型MOSFET(Trench MOSFET)的基礎上,屏蔽柵溝槽MOSFET(Shielded Gate Trench MOSFET,SGT MOSFET)在柵極Gate下方添加了一個接源極或地的埋層場板,即屏蔽柵,利用屏蔽柵通過電荷耦合效應對N-漂移區進行輔助耗盡,優化了器件內部的縱向電場分布,降低了縱向電場的峰值,提高了器件的擊穿電壓[1-3]。在耐壓能力相同的情況下,與Trench MOSFET相比,SGT MOSFET增加了外延層的摻雜濃度,降低了正向導通時器件的導通電阻[4-5]。另外,由于屏蔽柵的靜電屏蔽作用,減少了柵極和漏極之間的交疊面積,有效地降低了柵漏電容,從而降低了器件的開關損耗,提高了SGT MOSFET的開關速度[6]。與傳統溝槽型MOSFET相比,SGT MOSFET是一種開關速度快[7]、頻率特性好[8]、開關損耗低[9],具有較好電學性能的MOSFET[10]。

近年來,60 V SGT MOSFET由于在消費級電子、電源管理芯片和服務器等領域已經得到廣泛應用且市場份額不斷增大[11]。隨著應用領域的不斷擴展,不同需求對SGT MOSFET性能的要求也越來越高,導致器件的研究朝著高耐壓[12]、低導通[13]和低開關損耗[14]等方向發展。在SGT MOSFET結構中,外延(Epitaxy,EPI)層對器件的性能影響較大,一方面是在流片過程中,外延層可以使得器件表面平整,減少了襯底自有的缺陷;另一方面,在SGT MOSFET中,外延層由于摻雜濃度較低,屏蔽柵在漂移區產生電荷耦合效應,能夠獲得較高的耐壓性能[15]。

為了進一步提升SGT MOSFET的電學性能,文獻[16]提出一種多層外延漂移區SGT,該研究指出,縱向電場峰值的個數與外延層數有關,通過提高SGT漂移區中部電場,能夠獲得更高的耐壓性能。文獻[17]基于150 V和200 V的SGT MOSFET,通過仿真比較兩層EPISGT MOSFET和三層EPI結構SGT MOSFET進一步降低比導通電阻效果,結果發現,三層EPI結構在電學性能方面優于雙層EPI。但是,現有的方法只是單一地改變了外延層的電阻率和厚度,未能一起進行拉偏仿真,無法獲得更優的外延層電阻率和厚度的組合方式。關于如何提高SGT MOSFET的耐壓能力和降低比導通電阻的研究還有待進一步深入。

為了提高SGT MOSFET的耐壓能力和降低比導通電阻,結合文獻[17]中三層EPI結構在電學性能方面優于雙層EPI的研究結果,擬設計一種三層EPI結構的60 V SGT MOSFET。該設計基于單層EPI結構,通過改變外延層厚度和電阻率來改變N-漂移區耗盡層的橫向電場,以提高漂移區摻雜濃度以及優化縱向峰值電場,并在提高SGT MOSFET的耐壓能力的同時,降低比導通電阻。

1 SGT MOSFET的結構與工作原理

常見的上下結構N溝道SGT MOSFET的基本結構示意圖及電場分布情況如圖1所示。

圖1 SGT MOSFET結構和電場分布示意圖

圖1中,圖1(a)為N溝道SGT MOSFET結構原理圖。傳統的Trench MOSFET采用刻蝕深溝槽和生長柵氧化層,沉積單層多晶硅作為控制柵的制備工藝。SGT MOSFET利用刻蝕深溝槽和生長厚氧化層,沉積多晶硅并回刻蝕形成屏蔽柵的制作工藝,在此基礎上,將再沉積隔離氧化層,沉積多晶硅再次回刻作為控制柵。SGT MOSFET與Trench MOSFET有相似的工作原理,都是通過柵極施加電壓來控制縱向溝道的開啟。當SGT MOSFET處于反向耐壓時,相比傳統的Trench MOSFET,在漂移區的溝槽拐角處還存在一個峰值電場,假設P體區和N-漂移區的縱向電場可以近似為單邊突變結,理想情況下的Y方向上縱向電場如圖1(b)曲線I所示呈矩形縱向電場,在P體區和N-漂移區的邊界上到達臨界電場Ec。在實際器件仿真過程中,漂移區中部電場為低谷區,縱向電場出現兩個峰值呈啞鈴狀分布,如圖1(b)曲線II所示,SGT MOSFET的耐壓能力比理想器件明顯降低。漂移區內X方向上橫向電場如圖1(c)所示呈線性分布。

2 結構參數設計與仿真

2.1 初始化元胞結構參數

SGT MOSFET典型的靜態特性仿真參數,主要包括漏源擊穿電壓(Drain-Source Breakdown Voltage,BVDSS)、比導通電阻Ronsp和閾值電壓Vth等,并引入了品質因數(Figure of Merit,FOM)[13]來衡量器件的性能。根據半導體物理相關知識的計算和器件設計經驗,初步設計60 V單層EPI結構SGT MOSFET的工藝參數如表1所示。

表1 60 V單層EPI結構SGT MOSFET工藝參數

2.2 器件結構仿真

結合SGT MOSFET的結構原理和工藝標準參數條件,使用Sentaurus TCAD軟件對器件結構進行初步仿真,單層EPI結構SGT MOSFET仿真結果如圖2所示。從圖中可以看出,相較于經典Trench MOSFET結構,單層EPI結構的SGT MOSFET結構中,在柵極下方添加了一個屏蔽柵結構來輔助耗盡漂移區。

圖2 單層EPI結構SGT MOSFET仿真結果

3 單層EPI結構SGT MOSFET性能

3.1 外延層厚度

外延層厚度直接影響器件的擊穿電壓和比導通電阻,故選用合適的外延層厚度尤為重要。根據SGT MOSFET的工藝標準條件,使用Sentaurus TCAD軟件對器件的外延層厚度Tepi進行上下拉偏仿真,仿真結果如表2所示。由表2可以看出,外延層厚度對閾值電壓的影響較小,對擊穿電壓和比導通電阻的影響較為明顯。

表2 單層SGT MOSFET外延層厚度拉偏仿真結果

圖3為單層EPI結構SGT MOSFET擊穿電壓BVDSS和比導通電阻Ronsp隨外延層厚度的變化的仿真結果。圖4為單層EPI結構SGT MOSFET品質因數FOM隨外延層厚度變化的仿真結果。從圖3中可以看出,當外延層厚度從3 μm增加到5 μm時,擊穿電壓會迅速增大;當外延層大于5 μm時,擊穿電壓基本穩定在一個恒定值附近。當增加外延層厚度時,會引起漂移區電阻的增加,比導通電阻也隨之增加,這種增加類似于線性增加。圖4表明,當外延層厚度為5 μm時,器件的品質因數FOM達到最大,為783.2 MW·mm-2。

圖3 BVDSS、Ronsp隨外延層厚度的變化的仿真結果

圖4 FOM隨外延層厚度的變化結果

圖5為單層EPI結構SGT MOSFET不同外延層厚度下的縱向電場分布的仿真結果。由圖中可以看出,當外延層厚度較小時,溝槽會深入到襯底區域,空間電荷區止于襯底附近,使得耗盡層變窄,擊穿電壓較小。當外延層厚度小于5 μm且逐漸增大時,由于襯底雜質外擴的原因,溝槽底部的雜質濃度逐漸減小,在此處形成的空間電荷區與襯底之間的距離逐漸增大,耗盡層逐漸展寬,擊穿電壓增大。當外延層厚度大于5 μm時,外延層耗盡線固定于溝槽底部處,溝槽下方未耗盡的外延層電場強度為0,耗盡層會穩定在一個位置附近,不隨外延層的厚度的增大而展寬,此時,器件內部的縱向電場也不會發生變化,器件的擊穿電壓也穩定不變。

圖5 不同外延層厚度下的縱向電場分布仿真結果

3.2 外延層電阻率

對于中低壓SGT MOSFET而言,由于溝道電阻與N-漂移區電阻占總電阻的絕大部分,并且,隨著器件的擊穿電壓增大,漂移區電阻占比也隨之增大,因此,在滿足耐壓的情況下外延層電阻率的設計選擇尤為重要。使用Sentaurus TCAD工具對器件的外延層電阻率ρ進行仿真,單層EPI結構SGT MOSFET外延層電阻率拉偏的仿真結果如表3所示。從表中可以看出,外延層電阻率對閾值電壓的影響較小,對擊穿電壓和比導通電阻的影響較為明顯。

表3 外延層電阻率拉偏的仿真結果

圖6為單層EPI結構SGT MOSFET擊穿電壓BVDSS和比導通電阻Ronsp隨外延層電阻率變化的仿真結果。從圖中可以看出,當外延層電阻率在0.12 mΩ·cm～0.16 mΩ·cm范圍內時,擊穿電壓BVDSS隨電阻率的增加逐漸增大;當外延層電阻率在0.1 6 mΩ·cm～0.22 mΩ·cm范圍內時,擊穿電壓隨著電阻率的增加而略微減小。比導通電阻隨著外延層電阻率的增加線性增加。

圖6 BVDSS、Ronsp隨外延層電阻率變化的仿真結果

圖7為單層EPI結構SGT MOSFET品質因數FOM隨外延層電阻率變化的仿真結果。由圖中可以看出,當外延層電阻率為0.16 mΩ·cm時,器件的品質因數FOM達到最大為783.9 MW·mm-2。

圖7 FOM隨外延層電阻率變化的仿真結果

圖8為單層EPI結構SGT MOSFET不同外延層電阻率下的縱向電場分布仿真結果。從圖中可以看出,在一定范圍內增加外延層電阻率,會導致縱向電場在P體區和N-漂移區界面處強度逐漸減小,在溝槽底部處強度逐漸增大。當外延層電阻率很小時,外延層摻雜濃度很大,N-漂移區耗盡層寬度很窄,縱向電場強度較高,SGT MOSFET擊穿電壓相對較低。當外延層的電阻率小于0.16 mΩ·cm時,增大外延層的電阻率,降低外延層摻雜濃度,N-漂移區耗盡層會展寬,從而降低縱向電場強度,擊穿電壓逐漸增大。當外延層電阻率增加到某一特定范圍值時,屏蔽柵的補償作用處于一個欠補償與過補償的動態平衡狀態,表面電場峰值引起的電場面積減少變化量與溝槽底部耗盡層展寬的電場面積增加變化量之間達到平衡,此時,擊穿電壓相對穩定。若繼續增加外延層電阻率,則會引起漂移區電阻的增加,引起比導通電阻也隨之增加。這種增加類似于線性增加。

圖8 不同外延層電阻率下的縱向電場分布仿真結果

4 三層EPI結構SGT MOSFET性能

為了優化擊穿電壓和比導通電阻,將單層EPI結構劃分為三層EPI結構,從上到下對應為Top層、Middle層和Bottom層,其結構示意圖如圖9所示。

圖9 三層EPI SGT MOSFET結構示意圖

4.1 三層EPI厚度仿真

根據單層EPI結構SGT MOSFET外延層厚度拉偏結果可知,在滿足60 V耐壓的條件下,外延層厚度應選用5 μm最為合適。結合設計經驗和外延層電阻率拉偏結果可以得出每層EPI的電阻率,其中Top層電阻率為0.18 mΩ·cm,Middle層電阻率為0.1 mΩ·cm,Bottom層電阻率為0.16 mΩ·cm。固定Middle層厚度為1 μm,對Top層和Bottom層厚度進行拉偏仿真。三層EPI結構SGT MOSFET外延層厚度拉偏結果如表4所示。從表中可以看出,當器件的Middle層EPI保持不變時,隨著器件的Top層EPI厚度的增大或Bottom層EPI厚度的減小,器件的擊穿電壓先逐漸增大后逐漸減小。Top層EPI厚度為Middle層EPI的2倍時,器件的擊穿電壓最大。

表4 三層EPI結構SGT MOSFET外延層厚度拉偏結果

圖10為三層EPI結構SGT MOSFET的品質因數FOM隨Top層EPI厚度變化的仿真結果。從圖中可以看出,當Top層EPI厚度為2 μm時,對應的Middle層與Bottom層EPI厚度分別為1 μm和2 μm,此時,器件的品質因數FOM達到最大,為1 098 MW·mm-2。

圖10 FOM隨TOP層EPI厚度變化的仿真結果

固定Top層電阻率為0.18 mΩ·cm,Middle層電阻率為0.1 mΩ·cm,Bottom層電阻率為0.16 mΩ·cm,Middle層厚度為1 μm,對Top層和Bottom層厚度進行拉偏仿真,三層EPI不同厚度下的縱向電場分布仿真結果如圖11所示。從圖中可以看出,當Top層EPI厚度增大,或Bottom層EPI厚度減小時,P體區和N-漂移區界面處電場強度逐漸增大,溝槽底部處的電場強度逐漸減小。當Top層EPI厚度為Middle層EPI的2倍時,低電阻率的Middle層能夠明顯地提升漂移區中部的縱向電場。由于Middle層電阻率較小,此區域引入的橫向電場較大,電荷耦合作用增強,在Middle層產生了一個新的縱向電場峰值,提高了器件的擊穿電壓。當Top層EPI厚度較大或較小時,Middle層所產生的峰值電場靠近表面電場或溝槽底部電場,在縱向電場的分布圖中表現不明顯。

圖11 不同三層EPI厚度下的縱向電場分布仿真結果

4.2 三層EPI電阻率仿真

綜合上述實驗,可以得到在最佳的擊穿電壓和比導通電阻情況下的三層EPI的厚度,其中Top層為2 μm,Middle層為1 μm,Bottom層為2 μm。固定Middle層EPI電阻率為0.1 mΩ·cm,對Top層和Bottom層EPI電阻率分別做拉偏仿真,三層EPI結構SGT MOSFET外延層電阻率拉偏結果如表5所示。從表中可以看出,當Top層電阻率為0.18 mΩ·cm、Middle層電阻率為0.1 mΩ·cm和Bottom層電阻率為0.16 mΩ·cm時,器件的擊穿電壓達到最大。當Top層EPI電阻率為0.18 mΩ·cm時,隨著Bottom層EPI電阻率的增大,擊穿電壓略微增大;當Bottom層EPI電阻率為0.18 mΩ·cm時,隨著Top層EPI電阻率的增大,擊穿電壓逐漸增大。

表5 三層EPI結構外延層電阻率拉偏結果

圖12為三層EPI結構SGT MOSFET的品質因數FOM隨Top層或Bottom層EPI電阻率變化的仿真結果。從圖中可以看出,當Top層EPI電阻率為0.18 mΩ·cm,Middle層EPI電阻率為0.1 mΩ·cm,Bottom層EPI電阻率為0.16 mΩ·cm時,器件的品質因數FOM達到最大為1 098 MW·mm-2。

圖12 FOM隨三層EPI電阻率變化的仿真結果

固定Top層為2 μm,Middle層為1 μm,Bottom層為2 μm,Middle層EPI電阻率為0.1 mΩ·cm,對Top層和Bottom層EPI電阻率進行仿真,不同三層EPI電阻率下的縱向電場分布仿真結果如圖13所示。

圖13 不同三層EPI電阻率下的縱向電場分布仿真結果

從圖13(a)中可以看出,當Top層的電阻率為0.18 mΩ·cm時,隨著Bottom層的電阻率增大,橫向電場作用增強,此時屏蔽柵補償效果相對增強;另外,溝槽底部表面電場變大,耗盡層略微展寬,溝槽底部的縱向電場峰值逐漸增大,擊穿電壓略微增大。從圖13(b)中可以看出,當Bottom層的電阻率為0.18 mΩ·cm時,隨著Top層的電阻率減小,器件表面的縱向電場峰值逐漸增大,溝槽底部縱向電場峰值迅速減小。主要因為Top層的雜質濃度增加,耗盡層寬度會變窄,漂移區不會夾斷,屏蔽柵補償效果相對減弱,引入的橫向電場作用減弱或消失,器件可能會在P體區發生提前擊穿。

4.3 三層與單層EPI結構的耐壓特性

圖14為三層與單層EPI結構SGT MOSFET的縱向電場分布仿真結果。由圖中可以得出,相比單層EPI結構SGT MOSFET,三層EPI結構SGT MOSFET在N-漂移區的縱向電場強度明顯提高,N-漂移區因為Middle層為重摻雜層,屏蔽柵電荷耦合產生橫向電場較高,導致縱向電場由啞鈴狀趨向矩形,使擊穿電壓提高9.5%;在Bottom層適度摻雜較容易形成載流子的堆積層,比導通電阻降低15.6%。

圖14 單層與三層EPI結構的縱向電場分布仿真結果

5 結語

提出了一種三層EPI結構SGT MOSFET的設計方案。基于單層EPI結構,拉偏仿真60 V N溝道SGT MOSFET。將單層EPI結構分為Top層、Middle層和Bottom層,分別采用高、低和中的電阻率,即相對雜質濃度為輕摻雜、重摻雜和適度摻雜。仿真結果表明,在所設計的三層EPI結構SGT MOSFET中,Top層的EPI擁有較大的電阻率來維持擊穿電壓,Middle層的EPI選用較小的電阻率來調制縱向電場,Bottom層的EPI選用合適的電阻率,在保證其耐壓的情況下,降低比導通電阻。除此之外,設計的三層EPI結構SGT MOSFET擁有更大的靈活性來調整外延層電阻率和外延層厚度,在保證耐壓足夠的情況下,可以進一步降低比導通電阻。