FPGA驗證流程綜述

張勇 陳逸韜

摘要：現場可編程門陣列（Field-Programmable?Gate?Array，FPGA），也被稱為FPGA芯片。在通信、安防、工業等領域有著舉足輕重的作用。隨著FPGA芯片的規模不斷擴大、性能不斷提升，其模塊數量、電路網表規模、連接復雜度也隨之增加。在此趨勢下，如何有效地提升大規模FPGA電路的驗證效率與驗證完備性變得更為重要。一個完整的、有針對性的、結構性的驗證流程方法，能更全面地對電路設計情況進行覆蓋性檢查，確保FPGA芯片功能的正確性。詳細敘述從底層到頂層（模塊級、子系統級、全芯片級）的FPGA芯片驗證方式，包括它們各自的驗證方法、流程與側重等細節，探討了這種方式是如何幫助FPGA驗證工作進行的。

關鍵詞：FPGA芯片???驗證效率???驗證流程方法??????全芯片級驗證

中圖分類號：TN40;TN791

An?Overview?of?the?FPGA?Verification?Process

ZHANG?Yong???CHEN?Yitao

Shenzhen?State?Microelectronics?Co.，?Ltd.，?Shenzhen，?Guangdong?Province，?518000?China

Abstract：?The?field-programmable?gate?array?（FPGA）?is?also?known?as?the?FPGA?chip，?and?it?plays?a?crucial?role?in?fields?such?as?communications，?security?and?industry.?As?the?scale?of?FPGA?chips?continues?to?expand?and?their?performance?continues?to?improve，?their?number?of?modules，?size?of?circuit?netlists?and?connection?complexity?also?increase.?In?this?trend，?how?to?effectively?improve?the?verification?efficiency?and?completeness?of?large-scale?FPGA?circuits?has?become?more?important.?A?complete，?targeted?and?structured?verification?process?method?can?comprehensively?check?the?coverage?of?circuit?design?and?ensure?the?correctness?of?the?function?of?FPGA?chips.?This?paper?detailedly?describes?the?verification?method?of?FPGA?chips?from?the?bottom?layer?to?the?top?layer?（module-level，?subsystem-level，?full?chip-level），?including?details?such?as?their?respective?verification?methods，?processes?and?emphases，?and?explores?how?this?method?helps?FPGA?verification?work.

Key?Words：?FPGA?chip;?Validation?efficiency;?Validation?process?method;?Full?chip-level?validation

1?FPGA分層級驗證

1.1驗證層級分類

根據驗證側重點，驗證分為三個層級：模塊級、子系統級與全芯片級。其中模塊級側重模塊功能的驗證，子系統級側重模塊間交互的驗證，而全芯片級側重子系統間交互的驗證。

1.1.1模塊級驗證

模塊級驗證是相對底層的驗證層級，其最終驗證收斂目標是各模塊功能與代碼的全覆蓋。其中功能覆蓋率包含配置的獨立與組合覆蓋以及配置和激勵的組合覆蓋，而代碼覆蓋率則實現針對設計代碼信號翻轉的覆蓋檢查[1]。

模塊級內部對應設計抽象層次的劃分，分為軟件模型、硬件模型和網表三個層次。其中，軟件模型用于軟件建模，硬件模型為與硬件電路端口對應的功能模型，網表為利用電路設計工具提取出的電路網表[2]。對應這三種模型層次的驗證，模塊級驗證分為軟件模型驗證、硬件模型驗證與網表驗證。

模塊級軟件模型驗證的每一個驗證用例中，包含一組對應功能需求的軟件參數組合。該層次驗證通過軟件參數對模型直接配置，同時輸入激勵并檢查響應，保證軟件參數配置模塊指定功能的正確性。

模塊級硬件模型驗證由硬件參數進行模式配置，硬件參數為復用軟件模型驗證用例中的軟件參數組合，根據軟硬件參數轉換文件轉換而來[3]。該層次驗證在保證軟件參數至硬件參數轉換正確性的同時，保證由硬件參數配置模塊，能夠實現Spec中描述的硬件模型全部功能。模塊級軟件模型和硬件模型驗證的驗證結構示意如圖1所示。

模塊級網表驗證為針對電路網表的驗證。此層次驗證復用模塊級硬件模型的驗證環境，只是替換描述模塊的硬件模型為網表，配置方法不發生改變。相較前述兩種驗證層級對應的驗證模型，網表最接近電路實際，故模塊級網表驗證層級可最接近地仿真電路實際情況[4]。將圖1下半部分模塊級硬件模型驗證結構中的硬件模型替換成網表即可進行模塊級網表驗證。

從上述驗證細節可以看出，模塊級軟件模型與模塊級硬件模型驗證環境之間復用了驗證用例，而模塊級硬件模型與模塊級網表驗證之間復用了整個驗證結構，只是需要將模型相互替換。這種驗證抽象層次對應驗證環境間的相互復用，可以在驗證中保證電路和代碼模型在功能上的一致性[5]。

1.1.2子系統級驗證

FPGA電路子系統級中包括若干功能模塊和CRAM單元等基本模塊[6]。子系統層級結構中存在內部功能模塊之間、功能模塊到頂層、CRAM到功能模塊、CRAM到頂層（地址和數據端口）這幾種連接關系。子系統層級連接檢查，需要保證上述幾種連接關系的正確性，從而確保功能模塊之間、功能模塊到頂層的信號傳遞正常，同時確保位流從頂層輸入，通過CRAM與各模塊SC端口間的連接，能正確配置到功能模塊的各個具體配置點[7]。

子系統級驗證通過依據連接關系編寫的斷言文件進行上述連接檢查。連接關系由設計人員提供的Spec提取獲得，驗證人員根據獲得的各連接關系編寫斷言文件，分別對各子系統級軟件模型與網表進行連接檢查。

子系統級驗證收斂目標為代碼覆蓋率中Toggle的全覆蓋，這其中包括軟件參數端口的Toggle覆蓋，模塊端口信號的Toggle覆蓋與子系統端口信號的Toggle覆蓋[8]。

1.1.3全芯片級驗證

全芯片級為各子系統連接構成的結構層級。在此層級驗證中，驗證人員將驗證用例生成的位流加載進全芯片電路，并往芯片頂層端口施加激勵進行仿真，模擬實際全芯片工作過程，驗證系統功能是否能在軟硬件協同下正常工作[9]。仿真中可以對連線資源、時鐘數、core模塊等進行驗證，確保芯片頂層功能的正確性[10]。

根據功能需求生成用于仿真的位流，其配置方式分為PLI與PROG兩種[11]。PLI配置方式將位流直接force到配置所對應子系統級CRAM對應位置，對配置過程的模擬關注的是進入用戶模式后的功能[12]，其示意圖如圖2所示。PROG配置方式模擬用戶實際使用芯片時的配置過程，使用CCS模塊進行配置[13]，其配置方式的示意圖如圖3所示。

全芯片級收斂目標為全芯片頂層連接的Toggle全覆蓋，根據仿真類型相應類型連接需全覆蓋[14]，覆蓋情況使用腳本統計。

2?結論

隨著FPGA芯片的更新迭代，設計的復雜度日漸增加，驗證工作將很快將成為設計過程中的瓶頸。為了驗證復雜的設計，完備的驗證流程，搭配強大的驗證工具，將幫助一些繁瑣的驗證過程的完成，并第一時間發現設計中的錯誤，以避免昂貴的重復設計耗時與費用損失。

傳統的驗證流程已形成驗證的標準步驟，以分層級的體系結構模型來分析設計方案的仿真驗證方法，配合UVM方法學與隨機測試、異常測試的補充以及驗證環境與IP的復用，已經能較完整與高效率地滿足驗證覆蓋目標，減少重復設計的風險。

在可預期的未來，產品市場化的速度要求日益加快，驗證效率需要在現有基礎上得到提高，滿足與市場化速度相適應的項目研發周期需求。可以預見的是，小到文件處理方式的腳本自動化，大到新穎而完善具體的驗證策略與流程，搭配專門為集成電路驗證設計的硬件仿真器，輔以先進的EDA工具和智慧的IT資源分配乃至AI人工智能的支持等，將會進一步減少驗證耗費的人力和時間。

參考文獻

[1] 閆愛.覆蓋率驅動的交換芯片驗證方法研究[D].西安：西安電子科技大學，2016.

[2] 朱倩，田甜，趙歡.基于FPGA中狀態機的邏輯等價性驗證方法[J].南通大學學報（自然科學版），2016，15（3）：45-49.

[3] 徐文豐.FPGA芯片TILE單元建模以及故障覆蓋率分析[D].上海：復旦大學，2011.

[4] 黃盈.統一驗證方法的實現[D].成都：電子科技大學，2007.

[5] 艾俊偉.芯片驗證平臺設計與自動化測試[D].武漢郵電科學研究院，2022.

[6] 崔鵬.高速FPGA配置結構的設計與研究[D].上海：復旦大學，2011.

[7]?李睿婷，萬江華，劉衡竹，等.一種基于PLI技術的系統級驗證方法[C]//第十七屆計算機工程與工藝年會暨第三屆微處理器技術論壇論文集（上冊）.2013：390-394.

[8]?王立平，姚程寬，陳向陽，等.IC驗證三種不同方法的分析比較[J].太原師范學院學報（自然科學版），2019，18（1）：67-69，75.

[9]?王婷婷，吳會祥，葛秀梅.一種可多功能應用的芯片測試驗證平臺設計[J].集成電路應用，2023，40（5）：36-37.

[10]?黃超.基于UVM的驗證平臺可重用性和自動化研究[D].杭州：浙江大學，2020.

[11]?朱巖巖，方建勇，許壽全.基于VCD波形的FPGA驗證平臺[J].指揮控制與仿真，2019，41（5）：121-125.

[12]?張梅娟，張明月，楊楚瑋，等.SoC芯片的RomCode設計與FPGA驗證研究[J].電子設計工程，2023，31（21）：76-80，86.

[13]?WAFAA?S.?SAYED，?MERNA?ROSHDY，?LOBNA?A.?SAID，?et?al.?Design?and?FPGA?Verification?of?Custom-Shaped?Chaotic?Attractors?Using?Rotation，?Offset?Boosting?and?Amplitude?Control[J].?IEEE?Transactions?on?Circuits?and?Systems?II：Express?Briefs，2021，68（11）：3466-3470.

[14]?HAN?K，LEE?J-J，LEE?W，et?al．A?Diagnosable?Network-on-Chip?for?FPGA?Verification?of?Intellectual?Properties[J]．Design?&?Test?of?Computers，?IEEE，2019，36（2）：81-87.