一種毫米波寬帶信道化接收機的設計

摘" 要：針對現代電子戰接收機對大帶寬同時到達信號的偵察需求，文章結合模擬信道化和數字信道化，設計了一種寬帶信道化接收機。其中，模擬電路采用多路超外差變頻通道將毫米波信號變頻至數字中頻頻段，數字電路將多通道ADC采樣、多相濾波、數字檢波測頻等功能集成在一片RFSoC器件中，實現數字信道化。該信道化接收機具有靈敏度高、瞬時帶寬大、能處理同時到達信號等特點。

關鍵詞：信道化接收機；寬帶；無線射頻片上系統

中圖分類號：TN957.5" 文獻標識碼：A" 文章編號：2096-4706（2025）01-0022-04

Design of a Millimeter Wave Broadband Channelized Receiver

Abstract： Aiming at the reconnaissance requirement of modern electronic warfare receiver to simultaneous signals with large bandwidth， this paper designs a broadband channelized receiver by combining analog channelization and digital channelization. Among them， the analog circuit uses multi-channel superheterodyne frequency conversion channel to convert the millimeter signal to the digital intermediate frequency band. The digital circuit integrates the functions of multi-channel ADC sampling， polyphase filtering， digital wave detection and frequency measurement into one RFSoC device， so as to realize the digital channelization. The channelized receiver has the characteristics of high sensitivity， large instantaneous bandwidth and the ability of processing simultaneous signals.

Keywords： channelized receiver; broadband; Radio Frequency System on Chip （RFSoC）

0" 引" 言

現代電子戰環境復雜多變，雷達輻射覆蓋頻段從冷戰時期的2～12 GHz，發展為目前的0.01～ 40 GHz[1]，信號覆蓋頻段寬，脈沖密度大，樣式種類多，對雷達信號偵察接收機的適應能力提出了很高的要求。其中，針對同時到達信號，超外差接收機、瞬時測頻接收機、單比特接收機等體制的接收機往往因時序混疊、信號丟失、測頻錯誤等原因造成對目標信號的截獲識別概率低，無法適應當下的作戰需求。

信道化接收機是將工作頻段劃分為多個獨立的信道，具有靈敏度高、動態范圍大、能夠處理同時到達信號等特點。但早期的信道化接收機是通過模擬電路實現，其電路規模龐大、信道均衡性差，研制成本高[2-3]。隨著數字器件的發展，模數轉換器（ADC）、高速現場可編程門陣列（FPGA）以及無線射頻片上系統（RFSoC）等為數字信道化接收機提供了硬件支持。但目前的ADC器件一般能夠處理的瞬時工作帶寬在2 GHz以內，無法適應瞬時寬帶信號。

本文介紹了一種毫米波寬帶信道化接收機，結合模擬信道化和數字信道化，采用RFSoC器件可以實現瞬時8 GHz的工作帶寬。

1" 總體設計

本文所實現的信道化接收機包含模擬信道組件和數字信道組件。模擬信道組件將31～39 GHz信號劃分到4個2 GHz帶寬的模擬信道中，采用超外差結構[4-5]，通過兩次混頻將毫米波信號統一變頻為2.8～4.8 GHz中頻信號，再由數字信道組件在一片RFSoC器件上將4路2 GHz帶寬的中頻信號劃分到4組32路數字信道中，并通過多相濾波的方式減小運算量，實現瞬時8 GHz帶寬的信道化接收。4組32路數字信道采用相同的架構，降低了實現難度。系統原理框圖如圖1所示。

1.1" 模擬信道組件設計

模擬信道組件由本振單元、接收變頻單元和4路模擬信道組成，原理框圖如圖2所示。

本振單元由晶振、功分器、頻率源、放大器、濾波器等組成，產生下變頻所需的本振信號，原理框圖如圖3所示。晶振產生的時鐘信號經放大濾波后功分五路，分別提供給頻率源作為參考信號。本振信號相位噪聲優于-90 dBc/Hz@1 kHz，雜散≤-65 dBc。

接收變頻單元原理框圖如圖4所示。31～39 GHz射頻信號經過限幅濾波放大后與本振單元提供的LO1本振信號混頻產生一中頻信號，再經過濾波放大后功分五路，其中一路經DLVA檢波測幅，獲得接收信號幅度信息，以此控制數控衰減器調整鏈路增益，保證模擬信道輸出信號處于線性狀態，防止因鏈路飽和使得大信號對小信號產生抑制作用，而造成小信號丟失。剩余四路分別輸出給四路模擬信道。

31～39 GHz與LO1信號混頻產生一中頻信號的同時，2LO-2RF、3RF-2LO等高階交調信號也會落在通帶內，這些交調信號進入模擬信道最終會導致系統判斷其接收到了本不存在的信號而造成虛警。為了解決此問題，需要利用混頻器自身對高階交調信號的抑制作用。接收變頻單元選用了對高階交調信號抑制高的雙平衡混頻器，在射頻輸入功率為-10 dBm時，其對2LO-2RF的抑制為67 dBc，對3RF-2LO的抑制為75 dBc。混頻后的鏈路增益約25 dB，此時進入數字信道的交調雜散功率不超過-52 dBm，低于數字信道組件的檢測門限，從而不會產生虛警。因此，需要保證輸入給混頻器的射頻信號功率≤-10 dBm。考慮到本信道化接收機的動態范圍大，故在混頻前進行了限幅放大，使輸入給混頻器的信號功率在系統動態范圍內不超過-10 dBm，以此保證系統能夠正常工作。

四路模擬信道采用相同的結構，原理框圖如圖5所示。使用不同通帶的帶通濾波器將一中頻信號劃分為4個2 GHz帶寬的模擬信道，分別與本振單元提供的LO2～LO5本振信號混頻，統一變頻至2.8～4.8 GHz，提供給數字信道組件。

本系統中數字信道組件采用了5 GHz采樣頻率，模擬信道輸出的2.8～4.8 GHz中頻頻段屬于第二奈奎斯特區。因器件特性，模擬信道輸入端使用帶通濾波器對邊帶信號的抑制有限，邊帶頻點附近的信號與相鄰模擬信道對應的本振混頻，得到的信號會落入第一或第三奈奎斯特區，且因數字信道具有較高的檢波靈敏度，若第一或第三奈奎斯特區的中頻信號超過數字信道的檢波門限，便會導致頻率模糊，使得系統做出錯誤的頻率判斷。因此，需要對第一和第三奈奎斯特區的信號進行濾除，模擬信道定制了2.8～4.8 GHz的腔體濾波器，保證帶外抑制優于45 dBc@2.5 GHzamp;5 GHz，濾波器測試曲線如圖6所示。經測試，模擬信道在第一和第三奈奎斯特區輸出的中頻信號功率均低于數字信道組件的檢波門限，滿足系統使用要求。

模擬信道鏈路中使用P1dB為14 dBm的限幅放大器，再由輸出端衰減匹配，保證在系統接收動態范圍內模擬信道輸出功率不會超過數字信道組件的承受功率，可防止器件損壞或性能指標惡化。

模擬信道組件的噪聲系數決定了輸出中頻信號的噪聲功率電平，影響著系統接收機靈敏度。接收變頻單元設計的噪聲系數NF1為6.5 dB，增益G1為20 dB；模擬信道設計的噪聲系數NF2為20 dB，增益G2為5 dB。使用如下公式將噪聲系數和增益轉換成無量綱值：

故模擬信道組件的噪聲系數為NF = F1+（F2-1）/g1 ，考慮到鏈路惡化，模擬信道組件噪聲系數可控制在8 dB以內。

經測試，模擬信道組件性能指標如下：

1）輸入頻率：31～39 GHz；2）接收動態：≥65 dB；3）輸出頻率：2.8～4.8 GHz；4）輸出功率：-40～0 dBm；5）線性動態：≥35 dB；6）噪聲系數：≤8 dB；7）數控衰減：35 dB，步進"5 dB。

1.2" 數字信道設計

數字信道組件的核心是一片Xilinx公司的ZYNQ系列器件，其采用RFSoC技術，內部集成了ADC、DAC、FPGA、ARM等資源[6]，將復雜的ADC/DAC和內置PLL設計融入了IP核中，只需要對IP核進行設置即可完成對ADC/DAC的采樣率、輸出形式等操作，而無須再寫入數目繁多的寄存器，大大降低了使用難度。

數字信道組件選用的RFSoC器件內部集成了8路最大采樣率為6GSPS的ADC和8路最大采樣率為10GSPS的DAC，具有930K個邏輯單元。一片RFSoC即可對模擬信道提供的4路2.8～4.8 GHz中頻信號進行ADC采樣，經過多相濾波，完成4組32路數字信道檢波和測頻。單組數字信道化原理框圖如圖7所示。

數字信道化為了降低信道數據速率，需要對ADC采樣后中頻信號數據進行抽取。為了方便處理，一般采用整數倍抽取，抽取倍數為D。將原始數據序列x（n）每間隔（D-1）個數據抽取一個，即可得到一組新的數據序列xD（m），則xD（m） = x（mD）。設原始序列x（n）的采樣率為f，根據采樣定理，對應的無模糊帶寬為f/2，進行D倍抽取后，抽取序列xD（m）的采用率則為f/D，其對應的無模糊帶寬為f/（2D）。因此為了避免抽取的xD（m）序列出現頻譜混疊，需要對原序列x（n）進行低通濾波，防止抽取的頻率分量超過f/（2D）[7-8]。D倍抽取原理框圖如圖8所示。

常規的低通濾波和抽取需要消耗大量的乘法器資源，因此數字信道組件采用了多相濾波的結構。多相濾波的本質是將高階濾波器轉換多組低階濾波器，以此提高工作效率，降低工程實現難度。

數字信道組件采用了32倍抽取，設低通濾波器的單位沖擊響應為h（k），進行拉式變換后為：

則多相濾波的計算式為：

為了進一步提高運算效率，數字信道組件將抽取放在了濾波之前。抽取降低了數據速率，使得濾波器系數降低為原來的1/32。多相濾波抽取原理框圖如圖9所示。

其中，低通濾波器是通過MATLAB仿真設計了一款512階的FIR低通濾波器，仿真曲線如圖 10所示。將低通濾波器通過等間隔平移即可形成濾波器組，以此劃分2.8～4.8 GHz中頻帶寬為32個數字信道，編號i的濾波器頻移為ωi = 2πi/32+π/64，濾波器組幅頻響應如圖11所示。

設信道數為N，濾波器階數為M，需要的運算量為P。使用常規低通濾波需要的運算量P1 = N（M+1）=16 416，采用多相濾波需要的運算量P2 = M+2N+Nlog2N = 736[9]。相比于使用常規低通濾波，采用多相濾波可以大大降低運算量，節約硬件資源。

多相濾波后輸出的32路復數據需要進行檢波和測頻，經過對每路的復數求模，然后與檢波門限比較，便可產生視頻脈沖信號（VP）。檢波門限由無信號時信道內的噪聲功率上浮一個固定參數得到。

測頻使用相位差分法[10]，采用多次求和取平均的方式減小測試誤差，具體計算方法為：

其中phase[]為求復數相位，xi（n）為第i個信道的第n個復數數據，N為相位數據平均個數，?t為數據時間間隔，具體為RFSoC內部選取的工作時鐘周期。

經測試，數字信道組件性能指標如下：

1）輸入頻率：2.8～4.8 GHz；2）信道數：32；3）線性動態：≥35 dB；4）檢波延時：≤350 ns。

2" 結" 論

本文介紹的毫米波寬帶信道化接收機，通過結合模擬信道化和數字信道化的方式，實現瞬時寬帶接收。模擬電路部分通過合理的鏈路增益分配和限幅放大及濾波，控制變頻產生的交調雜散信號功率低于數字信道化檢波門限，避免系統虛警；根據接收信號的檢波測幅結果，控制數控衰減器調整鏈路增益，保證系統的線性動態范圍。數字電路部分將多組數字信道化集成于一片RFSoC器件中，完成多路ADC數據采樣、多相濾波、數字檢波及測頻等功能。經測試，系統接收機靈敏度優于-65 dBm，瞬時帶寬8 GHz，能夠適應瞬時帶寬內的同時到達信號，雙音動態≥35 dB，可以滿足目前電子戰的需求。后續RFSoC中的DAC還可以用于對系統的功能擴展，實現信號模擬、干擾等功能，具有一定的工程應用價值。

參考文獻：

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