一種降低ＤＳＰ芯片總線功耗的設計方案
2005-04-29 00:00:00成嵩王東琳李立健
計算機應用研究 2005年10期
摘 要：介紹了一種低功耗總線設計方案，在設計方案中提出了一種新的編碼算法，并將其與一種低功耗譯碼器結合來降低總線的功耗。試驗中選取了一些常用的DSP算法，結果證明這種方法可以有效降低DSP處理器中數據總線和地址總線的功耗，平均可達到對數據總線降低21．56％和對地址總線降低40．29％。
關鍵詞：SoC；總線；低功耗
中圖法分類號：TP336
文獻標識碼：A
文章編號：1001—3695(2005)10—0074—03
