水下通信編碼器在ＴＳ１０１系統的擴展實現

摘要：為了產生用于水下點對點通信的各種信號，本文在擴展硬件資源受限的情況下，設計并研制了一種基于DDWS實現的通信編碼器硬件系統，它能產生用于水下通信的連續不間斷輸出的復雜波形信號，同時實現數字模擬輸出，滿足通信信號的精度和穩定性要求。

關鍵詞：TS101S；直接數字合成；水聲通信信號

引言

水下通信信號的一個顯著特點就是信號的頻率非常低(kHz級)，為了提高信息的傳輸速率，必須充分利用信號有限的頻帶，所以不得不選一些復雜信號；另外水下通信的背景比較復雜，因此，欲在水下建立穩定可靠的通信，必須用長時間不間斷的通信來保障。

電路進入數字時代后，產生信號的理論和方法發生很大的變化，1971年美國學者J．Tierncy，C．M．Rader和B．Gold首次提出了直接數字頻率合成(DDFS)技術。這是一種從相位概念出發直接合成所需要波形的新的全數字頻率合成技術。近年來，由于大容量存儲器的應用，一種新的直接數字合成方法DDWS(Direct Digital Wave Synthesis)方法逐漸變得實用起來。DDFS和DDWS都屬于直接數字合成(DDS)范疇，都是基于采樣定理得到的，實現方法稍有不同。

DDWS及其實現

DDWS的基本原理是：將所需要的信號按照預定的采樣頻率，計算得到各個時刻信號的值，量化儲存至高速存儲器中，還原信號時，將高速存儲器中的數據以時間間隔順序發送至D／A，進行數模轉換，最后通過低通濾波器，就可以得到所需的信號。其原理框圖示于圖1。

這種方法的基本思想，就是需要什么信號，就根據其函數式產生該信號的數據，然后恢復這個信號。

圖1給出了DDWS系統的原理框圖，也可以說同時給出了它的實現方法，只不過產生的數據可以是PC機，也可以是嵌入式芯片。為了簡便起見，在電路中的邏輯控制可以使用CPLD或者FPGA來實現。實現的難點在于上位機與高速存儲器的連接電路上，如果上位機是PC機的話，可以用USB或者串口外加一些電路來連接；如果是嵌入式的芯片，可以采用DMA的方式將這些產生的數據發送到高速存儲器中。

TSl01系統擴展

通信編碼器是在信號處理系統的基礎上增加的一個模塊，它采用DDWS原理，由DSP產生所要發射波形的整型數據，然后將這些數據按一定頻率發送到D／A，經低通濾波以后得到的信號就是所要的波形信號。

TSl01系統

已有的信號處理系統由四片TSl01、16通道A／D采樣、FPGA、RS-232接口電路、RS422電路、FLASH、SDRAM組成。四片DSP的總線連接在一起，各個DSP的內部存儲器可以配制成統一尋址空間的一部分，四片DSP的鏈路口連成環形，其中DSP0、DSPl的鏈路口與FPGA相連，DSP0與FPGA相連的鏈路口主要用來采集數據的傳送。串口的地址配制在主機空間，外界可以通過串口產生IRQ中斷，改變系統的采樣頻率，同樣串口可以用來向外發送數據。系統預留了8根DSP的外部數據總線以及與FPGA相連的8根控制信號線(圖2中的兩個8線TTL)，本文所研制的通信編碼器就是在這樣限制下，充分利用這16數據控制線來進行擴展設計的。

通信編碼器硬件實現

由圖1和圖2可知，如果在已有的信號處理系統的基礎上，添加能產生任意信號的DDWS系統，只需增加一個大容量存儲器、數模轉換器和低通濾波器。可以將DSP的外部數據總線接到存儲器的輸入端，而與FPGA相連的8根控制信號線可以用來產生系統的控制時序。

如果要產生的信號為普通的周期信號，將產生的數據寫到存儲器里面，然后循環將數據發送出去，就能實現。由于水下通信信號自身的特點(時間長，非周期)，所以不能采用這種方法，所以我們選用了FIFO存儲器，在DSP與D／A之間增加一個FIFO，DSP將一塊數據以DMA的方式發送到FIFO中，由FPGA產生FIFO的讀數時鐘，并以這個固定時鐘將FIFO內的數據發送到D／A。當HFO半滿時產生中斷，DSP響應此中斷，并把隨后的數據以DMA的方式發送給FIFO，依次循環。這些以DMA方式發送到FIFO的數據由DSP計算產生，在本次中斷結束下次中斷還沒來臨的這一段時間內產生。

圖3給出了通信編碼器的框架結構。低通濾波器選用MAX297，它是8階、低通、橢圓、開關電容濾波器，對于不同的輸入時鐘，將產生不同的截止頻率，在實際系統中，它的輸入時鐘可以通過FPGA編程對系統時鐘進行分頻來產生，而其分頻數可由DSP設置，向DSP的特定外部地址空間寫入一數，FPGA根據這個數據來對系統時鐘進行分頻。因為FIFO輸入端只有8根數據線，如果要提高系統的精度，可以采用兩個8位的FIFO并聯，為了減小電路的復雜程度，選用TI公司的SN74V263，它能夠將輸入端的前后兩個時刻的8位并行數據，拼成一個16位并行數據進行輸出，這樣系統D／A的精度就到達16位，減小了系統中因量化而引起的誤差。最后，DAC選取TI公司的16位并行電壓輸出特性的DAC8541，它的刷新頻率為100KHz，對于所要產生的KHz級信號是綽綽有余的。

在此編碼器系統中只要求DSP分批向FIFO中寫入數據，因此可以使用流水協議。在使用流水線協議時，尋址周期與數據周期之間的延遲稱為“流水深度”，寫操作的流水深度固定為一個周期，讀多處理器的另一個TigerSHARC時，流水深度固定為四個周期，讀外部存儲器或主機存儲空間時，流水深度可以是一到四個周期，可以編程SYSCON來設置。我們將整個MS0空間都用于FIFO的寫入地址，所以可以省略地址線的連接，直接使用MS0和WRL相或后用作FIFO的選通信號，并增加一個D觸發器，使得選通信號延時一個周期。ACK引腳雖然在TigerSHARC內部有一個上拉電阻，但上拉效果不好，最好在外部使用一個10K Q的上拉電阻，使ACK信號一直有效。FIFO的半滿標志HF接到DSP的IRQx或FLAGx引腳上，產生DSP的塊數據發送中斷，DSP響應中斷后，產生4 K大小的數據塊，并通過外部口DMA，將DSP產生的數據塊發送到FIFO中．

在FPGA中對系統的控制時序進行編程時，可以采用模塊化設計，將整個系統分成四塊：MAX297時鐘產生、FIFO的寫操作、FIFO的讀操作和D／A的片選信號、系統的軟件恢復，這四部分相互獨立。

由于濾波輸出之后要接大功率放大器，以將信號發射出去，為了消除大功率放大器對信號處理系統的干擾，所以選用線性光電耦合器件，使得大功率放大器和信號處理系統之間達到電氣隔離的目的。選用的光電耦合器件為TLP521—2，一片芯片中有兩個光電耦合單元，兩個單元的物理特性基本相似。圖5給出了其電路連接圖，它采用了負反饋的接法，提高了輸入輸出兩端的線性特性。

圖6為在Multisim9．0環境下，使用光電耦合器件為TLP521－2的SPICE模型仿真得到的輸出波形。由圖可以看出輸出信號的正負半周期的波形基本對稱，信號的非線性失真較小。

結詰

本文基于DDWS，并結合已有的信號處理系統，選擇了一種方法來產生水下通信所需要的長時間連續非周期信號，為了在實際應用中將后級功放對信號處理系統的影響減到最小，筆者采用了線性光電耦合器件將前后級電路隔離。實踐證明，這樣一種信號產生的方法，能夠產生水下通信所需的長時間的低頻信號，對于各種復雜的通信信號，都能夠滿足精度、穩定度的要求。

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