基于ＦＰＧＡ中ＩＰ核的ＩＲＬ系統設計方法

摘要：以Virtex－4 FX－60型FPGA為例，提出了一種應用FPGA內部IP核，通過TCP/IP網絡對FPGA遠程進行動態配置的IRL系統結構，并給出了此系統的硬件電路以及關鍵模塊的設計方法。該設計具有可重構性強、配置方法靈活等特點。

關鍵詞：因特網可重新配置邏輯； 現場可編程門陣列； Virtex－4； PPC405； IP資源復用 

中圖分類號：TP393文獻標志碼：B

文章編號：1001－3695(2008)01－0190－02

因特網可重新配置邏輯是一種系統設計思想。其核心是通過Internet對硬件設備進行遠程升級或動態重構[1]。IRL技術縮短了產品研發上市時間，大幅度降低了維護和升級的費用，已被廣泛應用于各種網絡設備中。

一個典型的IRL系統至少應包含四個要素，即用于產生配置文件的主機(host)、具有配置和下載功能的目標系統（target）、遠程訪問介質（如TCP/IP網絡）、用于與目標系統通信的升級入口（upgrade portal）。在IRL系統升級或重構時，目標系統訪問網絡，通過升級入口下載新的配置文件，重新配置目標系統中的硬件設備。IRL系統結構如圖1所示。

FPGA內部邏輯單元基于易失性SRAM工藝，每次加電時需要從外部存儲器中下載配置文件來改變內部邏輯結構。這種特性決定了基于FPGA的系統更易于實現IRL架構，即只需對其外部存儲器中的配置文件進行更新，就可在重啟FPGA后實現硬件邏輯的重構。

1FPGA的 IRL系統整體設計

FPGA支持的配置文件下載方式可以分為三種：采用JTAG方式下載配置文件；利用FPGA專用外部存儲器存儲配置文件，FPGA上電后自動從該存儲器下載；利用外部邏輯控制FPGA從外部存儲器中下載配置文件［2］。

前兩種下載方式更新配置文件時需直接對目標系統進行操作，不能滿足IRL的設計要求。第三種下載方式可為FPGA的下載控制邏輯增加配置文件更新模塊。此模塊通過外部網絡將更新的配置文件寫入相應存儲器中，達到遠程更新的目的。FPGA的IRL系統結構如圖2所示。

基于FPGA的IRL系統分為三部分：a)將主機和升級入口的功能用一臺網絡主機完成，此部分用來產生配置文件以及提供配置文件下載服務；b)外部網絡；c)目標系統部分，負責控制FPGA下載配置文件以及從升級入口讀取新的配置文件。

2基于Virtex－4中IP核的IRL系統的設計

隨著微電子技術的進步，FPGA廠商在邏輯單元規模較大的FPGA中嵌入了MCU(micro controller unit)硬IP核。用IP核進行邏輯控制不僅可以節約成本，而且可以縮短開發時間、提高產品的穩定性。本文針對FPGA所具有的這種新特性，結合國家“863”計劃項目大規模接入匯聚路由器ACR的工程實踐，應用Virtex－4 FX－60（簡稱Virtex－4）型FPGA設計了一種基于FPGA內部IP核的IRL系統。

Virtex－4中除了可編程邏輯單元外，嵌入了兩個PPC405微處理器IP硬核、兩個10/100/1000 Mbps三速以太網接入控制器IP硬核（EMAC）［3］。PPC405是32位的harvard結構處理器，最高支持450 MHz的工作頻率，并支持IBM core connect總線標準。

基于Virtex－4的IRL系統可參照圖2劃分為三個部分。傳統基于FPGA的IRL系統中的配置文件更新功能需要外部處理器和CPLD配合完成。利用Virtex－4中嵌入的硬IP核，通過相應的設置以及外部設備，PPC405可以通過EMAC訪問外部網絡，完成配置文件更新，CPLD只需要控制下載配置文件即可。基于Virtex－4中硬核的IRL系統結構如圖3所示。

2．1下載控制模塊的設計

按照圖3的系統結構，目標系統中的下載控制模塊只須控制FPGA從外部存儲模塊中讀取配置文件。本設計選取一片XC95288型CPLD和一片E28FJ3A型flash實現此下載控制電路。

Virtex－4為下載配置文件提供了專用管腳。其中M[2:0]用于配置模式的選擇。出于實現的難易度和可控性等方面的考慮，選擇了從串下載模式：M[2:0]管腳全部接地；CCLK為外部時鐘的輸入管腳；PROG管腳用于清空配置數據存儲區，異步復位配置邏輯；INIT管腳用來顯示配置邏輯的復位狀態，用于延遲配置的時鐘周期，也可以在FPGA接收數據時顯示配置是否出錯；DONE管腳為配置完成的標志［3］；DIN為串行配置時，配置數據的輸入管腳。其連接方法如圖4所示。

異步復位信號PROG由CPLD提供。CPLD上電后，從flash中讀取配置文件的大小和起始地址；然后通過PROG管腳啟動從串下載時序，如圖5所示。FPGA對配置邏輯進行復位，并置INIT和DONE管腳為低電平。PROG變為高電平時，INIT將延遲TPL時間長度用于表明復位狀態的延續。當FPGA開始接收配置數據時，INIT信號為低電平則表示CRC校驗錯誤。當FPGA下載完畢配置文件并且配置正確，DONE信號將置為高電平。此后FPGA開始運行其內部的啟動序列，如信號繼續被置為低電平則DONE可以延遲啟動的進行直至配置文件下載完成。

2．2配置文件更新模塊的設計

目標系統中的配置文件更新模塊采用了IP 資源復用的設計方法。IP 資源復用是指在集成電路設計過程中，通過繼承、共享或購買所需的智力產權內核，然后再利用EDA工具進行設計、綜合和驗證［4］。

Xilinx公司對PPC405硬核提供了專用開發工具EDK（embedded development kit）。此工具包含了各種與PPC405開發相關的IP核。配置文件更新模塊的設計在EDK中完成。開發流程分為硬件設計流程和軟件設計流程。

在硬件開發流程中，首先根據系統需求在EDK中選擇IP核，按照系統架構進行連接和組合。配置文件更新子模塊以PPC405硬核為中心，EDK中提供了兩種同樣符合IBM core connect標準的總線：PLB（processor local bus）和OPB（on chip peripheral bus）供PPC405使用。PLB總線和OPB總線的工作頻率為100 MHz。OPB為32位總線，主要用于與外部設備相連接；PLB為64位總線，用于內部IP核之間互連。PLB與OPB的通信是通過轉換訪問控制IP核（PLB to OPB）完成。

配置更新子模塊的操作系統及應用程序的運行需要外部存儲空間，因此在OPB上為PPC405外接SDRAM內存芯片。PPC405通過OPB控制SDRAM控制IP核從SDRAM的讀寫數據。配置文件存儲在flash中。PPC405通過flash控制IP核，對flash存儲器進行讀寫。此核也使用OPB與PPC405相連接。

PPC405利用 Virtex－4內部的自適應以太網訪問控制硬核（EMAC）訪問外部網絡。EMAC也連接在PLB中。EMAC硬IP核工作在數據鏈路層上，必須外接相應的自適應物理層芯片VSC8201后才可接入外部網絡。

EDK根據用戶選用IP核搭建出的系統結構，生成MHS（microprocessor hardware specification）文件。此文件中主要定義了系統硬件細節、PPC405核、EMAC核的具體配置參數、系統所需的各種存儲空間的地址分配。MHS文件生成后，EDK根據此文件以及FPGA的其余功能文件一起，綜合生成下載配置文件，硬件設計部分完成。整體連接關系如圖6所示。

軟件設計流程的主要過程是根據EDK提供的模板，生成VxWorks操作系統的BSP（board support packet）文件以及MSS（microprocessor software specification）文件。此文件中包含了IP核以及外設的驅動程序信息，并被用來配置用戶所用的各種庫文件。將EDK生成的VxWorks的BSP送入Tornado環境中生成VxWorks操作系統的映像文件和Bootrom文件。最后PPC405利用這些文件運行VxWorks操作系統，完成各種控制信號的產生。由于用戶使用的IP核的配置參數因器件和IP核而異，具體配置過程在文中不再詳述。

2．3設計中應注意的問題

基于Virtex－4的IRL系統中用到的IP核在FPGA已被配置完畢的情況下才可正常運行，這就要求在IRL系統啟動時，flash中必須已經存儲有可用的配置文件。而硬件電路制作完畢后，flash中沒有任何數據，整個系統無法正常啟動。解決此問題有兩種方法：a)可以選擇專用flash燒寫器將已經編譯好的配置文件直接燒寫入flash器件中，再將此flash進行焊接。b)可以選擇FPGA所支持的JTAG下載方式，通過JTAG接口將配置文件從PC機下載入FPGA。這兩種方法都只需在首次使用FPGA時應用，此后IRL可正常完成各項工作。

3結束語

基于Virtex－4的IRL系統設計方法已經在國家“863”計劃項目大規模接入匯聚路由器（ACR）中得以實現。通過這種設計，ACR核心設備ACR S可以通過因特網遠程維護和升級其內部FPGA器件。PPC405硬IP核可改用其他標準的軟處理器IP核（如NIOS、ARM軟核），因此各類型FPGA均可按本文提出的系統架構設計IRL系統。此設計方法具有廣泛的適應性。

IRL設計理念隨著嵌入式Internet技術的蓬勃發展將對嵌入式設備的設計模式產生深遠的影響。此外，IP資源復用的開發方式可以較大程度地縮短產品設計周期，提高電路及系統的可靠性，在電子設計領域也得到越來越廣泛的應用。

參考文獻：

［1］Xilinx. Architecting systems for upgradeability with IRL (Internet reconfigurable logic)[EB/OL].[2006－11－04].http://direct.xili￣nx.com/bvdocs/appnotes/xapp412.pdf.

［2］李鵬，蘭巨龍. 用CPLD和flash實現FPGA配置[J].電子技術應用，2006，32(6)：101 103.

［3］Xilinx. Virtex－4 data sheet: DC and switching characteristics [EB/OL].[2006 11－04]. http://direct.xilinx.com/DS302.pdf.

［4］徐欣， 孫廣富， 盧啟中. 基于FPGA的嵌入式系統設計[C]//2002年嵌入式系統及其應用研討會論文集.2002.

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