ＰＬＤ產(chǎn)品低功耗化趨勢(shì)明顯

當(dāng)今客戶最關(guān)心成本，其次是功耗和性能。因此，降低功耗成為PLD廠家的重要使命和成功的關(guān)鍵。在便攜式領(lǐng)域，低功耗就更加重要了。CPLD由于成本降低很快，并且功耗大大降低，也可以在手機(jī)等便攜式產(chǎn)品中發(fā)揮其擅長的I/O橋接功能。

降低功耗有多種方案，例如采用65nm工藝，2008年Altera對(duì)將推出45nm產(chǎn)品；通過Quartus II進(jìn)行功耗管理；結(jié)構(gòu)化ASIC方案—Hardcopy使功耗在原有基礎(chǔ)上再降低一半；新型CPLD大大降低靜態(tài)功耗。

基于65nm的Stratix III FPGA和以前的器件相比，功耗降低了50％。與此同時(shí)，采用了針對(duì)每一個(gè)客戶設(shè)計(jì)的可編程功耗技術(shù)，用開發(fā)軟件提供新的功能來優(yōu)化功耗，使其自動(dòng)對(duì)功耗進(jìn)行優(yōu)化。之所以采用這種方法，是因?yàn)樵谀骋辉O(shè)計(jì)中只有一小部分電路需要很高的工作速率，而大部分電路工作速率較低，功耗不高，對(duì)系統(tǒng)性能不會(huì)有太大影響。在Stratix III系列中，客戶的設(shè)計(jì)自動(dòng)確定最佳晶體管速率，大大降低了總功耗。目前，一些FPGA中晶體管數(shù)量高達(dá)10億個(gè)，對(duì)于功耗預(yù)算有限的設(shè)計(jì)人員而言，這種可編程功耗技術(shù)非常重要。Altera為待機(jī)功耗要求極低的智能電話等便攜式應(yīng)用推出了低靜態(tài)功耗CPLD系列一MAX IIZ，雖然具有FPGA的體系結(jié)構(gòu)，但還有CPLD應(yīng)該具有的特性，例如瞬時(shí)接通、非易失、低成本、單芯片解決方案。