一種ＣＭＯＳ帶隙基準(zhǔn)電壓源設(shè)計(jì)

摘 要：為了滿足IC設(shè)計(jì)中對(duì)基準(zhǔn)電源低功耗、低溫度系數(shù)、高電源抑制比的要求，設(shè)計(jì)一種帶隙基準(zhǔn)電壓源電路。在對(duì)傳統(tǒng)帶隙基準(zhǔn)結(jié)構(gòu)分析的基礎(chǔ)上，該電路重點(diǎn)改善基準(zhǔn)源中運(yùn)算放大器的性能，采用臺(tái)積電0.35μm CMOS工藝庫(kù)設(shè)計(jì)并繪制版圖。仿真結(jié)果表明，溫度在0～100℃之間變化時(shí)，該電路輸出電壓的溫度系數(shù)小于10 ppm／℃，并且具有低功耗、高電源抑制比的特性。

關(guān)鍵詞：CMOS帶隙基準(zhǔn)；低溫度系數(shù)；電源抑制比

中圖分類號(hào)：TN710

文獻(xiàn)標(biāo)識(shí)碼：B

文章編號(hào)：1004—373X(2008)04—004—02

1 引 言

基準(zhǔn)電壓源廣泛應(yīng)用于電源調(diào)節(jié)器、A／D和D／A轉(zhuǎn)換器、數(shù)據(jù)采集系統(tǒng)，以及各種測(cè)量設(shè)備，其精度和穩(wěn)定性直接影響整個(gè)電路系統(tǒng)的精度和穩(wěn)定性。基準(zhǔn)源有很多種，其中，帶隙基準(zhǔn)源憑借其低溫度系數(shù)、高電源抑制比、低基準(zhǔn)電壓，以及長(zhǎng)期穩(wěn)定等優(yōu)點(diǎn)，得到了廣泛的應(yīng)用。近年來(lái)，模擬集成電路設(shè)計(jì)技術(shù)隨著工藝技術(shù)一起得到了飛速的發(fā)展，電路系統(tǒng)結(jié)構(gòu)進(jìn)一步復(fù)雜化。這對(duì)模擬電路基本模塊的電壓、功耗、精度和速度等，提出了更高的要求。傳統(tǒng)的帶隙基準(zhǔn)源電路結(jié)構(gòu)逐漸難以適應(yīng)設(shè)計(jì)需求。本文在分析傳統(tǒng)帶隙基準(zhǔn)原理基礎(chǔ)上，基于傳統(tǒng)的帶隙基準(zhǔn)結(jié)構(gòu)，重點(diǎn)改善基準(zhǔn)源中運(yùn)算放大器的性能，并對(duì)基準(zhǔn)絕對(duì)數(shù)值進(jìn)行補(bǔ)償，設(shè)計(jì)了一種低溫漂、高電源抑制比的基準(zhǔn)電壓源電路。該電路帶有啟動(dòng)電路和電流補(bǔ)償電路，采用差分放大器作為基準(zhǔn)源的負(fù)反饋運(yùn)放，放大器的偏置電流由放大器自身的輸出產(chǎn)生，提高了電源抑制比，直接對(duì)基準(zhǔn)輸出做溫度補(bǔ)償和電流漂移補(bǔ)償，靜態(tài)電流約為10μA，溫度在0～100℃之間變化時(shí)溫度漂移不超過10 ppm／℃。

圖2為傳統(tǒng)帶隙基準(zhǔn)源的基本結(jié)構(gòu)，這種結(jié)構(gòu)對(duì)放大器精度和對(duì)稱性要求較高，另外運(yùn)放的失調(diào)電壓會(huì)影響基準(zhǔn)源的精度。失調(diào)電壓與溫度和電源電壓有關(guān)，是基準(zhǔn)源理論值與實(shí)際值之間誤差的主要來(lái)源。失調(diào)電壓的主要來(lái)源于晶體管之間不匹配、運(yùn)放輸入級(jí)MOS管預(yù)置電壓不匹配、運(yùn)放的有限增益等。針對(duì)上述問題，本文提出一種帶隙結(jié)構(gòu)，重點(diǎn)改善基準(zhǔn)源中運(yùn)算放大器的性能，其中為了減小運(yùn)放失調(diào)電壓對(duì)基準(zhǔn)源的影響，采用差分運(yùn)放、提高運(yùn)放增益、加入反饋減小失調(diào)電壓，從而提高電壓基準(zhǔn)源的精度，并對(duì)基準(zhǔn)絕對(duì)數(shù)值進(jìn)行補(bǔ)償，設(shè)計(jì)一種低溫漂、高電源抑制比的基準(zhǔn)電壓源電路。

3 電路設(shè)計(jì)及工作原理

如圖3所示，帶隙基準(zhǔn)源電路帶有啟動(dòng)電路和反饋電路，采用差分放大器作為基準(zhǔn)源的負(fù)反饋運(yùn)放，放大器的偏置電流由放大器自身的輸出產(chǎn)生，直接對(duì)基準(zhǔn)源輸出做溫度漂移補(bǔ)償，提高了電源抑制比。

由式(6)可見，環(huán)境溫度在0～100℃之間變化時(shí)，該電路輸出電壓溫度系數(shù)小于10 ppm／℃。

5 結(jié) 語(yǔ)

本文根據(jù)當(dāng)前集成電路設(shè)計(jì)中對(duì)基準(zhǔn)電源的低壓、低功耗、高電源抑制比的要求，利用不同電流密度下兩晶體管基極一發(fā)射極電壓差的正溫度特性，結(jié)合基極一發(fā)射極電壓本身的負(fù)溫度特性，設(shè)計(jì)了一個(gè)帶隙基準(zhǔn)電壓源。該電路結(jié)構(gòu)比較新穎，巧妙地減小了運(yùn)算放大器輸入失調(diào)對(duì)基準(zhǔn)電壓的影響。經(jīng)仿真分析表明，該電路靜態(tài)功耗小，溫度系數(shù)低，高電源抑制比，適應(yīng)現(xiàn)代集成電路的發(fā)展趨勢(shì)。