基于ＤＳＰ的圖像采集系統
2008-04-12 00:00:00畢衛紅王娟
現代電子技術 2008年2期
摘 要：介紹一種基于復雜可編程邏輯器件(CPLD)和數字信號處理器(DSP)的圖像采集系統。系統采用增強型視頻輸入處理芯片SAA7111A完成視頻信號的A/D轉換，利用CPLD實現對視頻前端譯碼后的視頻數據的存儲，以及完成前端采集與后端處理協調工作的方案。按照該方法制作的系統，經過實驗驗證效果良好。
關鍵詞：DSP；CPLD；圖像采集；SAA7111A
中圖分類號：TN911.73 文獻標識碼：B 文章編號：1004-373X(2008)02-010-03
An Image Collection System Based on DSP
BI Weihong，WANG Juan
(College of Information Science and Engineering，Yanshan University，Qinhuangdao，066004，China)
Abstract：This paper introduced an image collection system based on CPLD and DSP.The system uses enhanced video input processor SAA7111A to accomplish A/D conversion of video signal，and uses CPLD to accomplish the video data′s saving and the project which makes the collection part and the processing part work in phase.A system has been made according to this method and the feasibility is demonstrated.
Keywords：DSP;CPLD;image collection;SAA7111A
1 引 言
隨著現代電子技術和多媒體技術的發展，圖像采集和處理技術得到了廣泛的應用。DSP芯片具有體積小，處理速度快，使用靈活方便等特點。基于DSP的圖像采集處理系統能較好地滿足處理的快速性和小型化便攜式的要求。本文設計了一套基于TI公司TMS320VC5416DSP芯片的圖像采集系統。
2 TMS320VC5416簡介
TMS320VC5416是一款性能優越的定點數字信號處理芯片，他采用改進的哈佛結構，片內共有8條總線(1條程序存儲器總線，3條數據存儲器總線和4條地址總線)；對程序內存和數據存儲器使用分離的總線，這樣可以同時取指令和操作數，提高運行效率和通用性。運行速度快，指令周期為6.25 ns，運算能力為160 MIPS。片內集成有高達128 k×16 b的片內RAM，并具有8 M的外部存儲器尋址能力。除一般的片內外設外，TMS320VC5416還提供6通道DMA控制器，3個多通道緩沖串口(McBSP)，8/16 b改進的主機接口和1個16 b定時器。高度專業化的指令系統，提供了快速運算和優化的高級語言操作。低功耗設計，內核電源1.5 V/1.6 V，I/O電源3.3 V，并提供3種省電模式IDLE1，IDLE2和IDLE3。
3 系統結構組成及工作原理
系統硬件構成框圖如圖1所示。
系統設計包括了圖像采集、圖像處理以及圖像傳輸3個部分。從CCD攝像頭捕捉到的模擬視頻信號經過視頻A/D芯片SAA7111A的模數轉換，由CPLD控制寫入片外高速大容量幀存儲器中儲存，直到一幀圖像存儲完畢，CPLD交出總線。此時，TMS320VC5416從幀存儲器中讀取1幀圖像，然后應用圖像處理算法對整幅圖像進行處理。處理完畢后，TMS320VC5416通過HPI接口與PC機連接實現圖像數據的傳輸。DSP程序存儲在外部FLASH中，主要包括DSP初始化、啟動圖像采集、JPEG處理、串行數據和并行數據的傳輸等代碼。系統上電后，以16位并行引導方式將程序導入DSP片內RAM中運行。主程序在DSP中運行，根據不同的任務，可編制相應的程序，完成圖像處理的算法。下面重點介紹前端圖像采集部分。
4 視頻信號的A/D轉換
要采集的圖像是靜態的，要求采集512×512象素的彩色圖像。可采用CCD攝像頭進行圖像采集。CCD的輸出為標準PAL制式，因此需要進行A/D轉換。圖像A/D轉換使用Philips公司的單片高集成度視頻譯碼芯SAA7111A。 SAA7111A視頻芯片不同于一般的相機芯片(DSC)。一般DSC固定圖像大小以及分辨率，而SAA7111A視頻芯片則可以對其進行軟件編程，控制行象素采集數目，可以根據實際需要配合CPLD進行場延遲，自由獲取大小不同、分辨率不同的圖像。SAA7111A采用CMOS工藝，包含4路模擬視頻輸入通道，通過簡單的I2C總線可以方便地對該器件實現初始化。SAA7111A內部具有抗混疊濾波器，可進行靜態增益控制或自動增益控制；支持Y∶U∶V 4∶2∶2，CCIR656，RGB888等多種圖像輸出模式；自動檢測50 Hz或60 Hz的場頻，并且在PAL和NTSC格式之間自動切換；VREF(場同步)信號、HREF(行同步)信號、RTSO(奇偶場)信號和LLC2(象素時鐘)信號都有管腳直接引出，省去以往時鐘同步電路的設計，簡化了接口電路，提高系統可靠性。芯片的最大特點在于僅需一個24.576 MHz的晶振就可滿足所有視頻標準的應用，片內實現制式的自動檢測。該器件可廣泛應用于數字電視、圖像處理、可視電話及多媒體等領域。
5 邏輯控制部分
CPLD接收SAA7111A輸出的圖像數據信號和同步時鐘信號，在內部編程實現有效圖像信號的采集和地址譯碼以及產生切換選擇信號。幀存儲器選用高速、低功耗的CY7C1041V33作為外部靜態SRAM，CY7C1041V33內存大小為256 k×16 b。
5.1 有效圖像信號的采集和地址譯碼
預先設置SAA7111A輸出一幀圖像大小為720×572象素。采樣時鐘LLC2頻率為13.5 MHz，每一個時鐘周期輸出一個采樣點的A/D轉換值。HREF高電平表示一行有效采樣點，為720個LLC2周期，VREF高電平表示一場有效信號，單場為286行，HREF和VREF的低電平分別表示行消隱和場消隱。奇偶場信號RTS0為“1”表示當前為奇數場，為“0”表示偶數場。圖像采集處理系統需要對SAA7111A輸出的大小為720×572的數字圖像斬頭去尾，取中間512×512圖像數據進行存儲，則地址發生器單元主要完成如下功能:在SAA7111A輸出中間512×512有效圖像數據時產生0~3FFFFH的地址，且與SAA7111A的圖像數據信號同步(頻率為13.5 MHz)。根據SAA7111A的同步信號時序，地址發生器首先利用SAA7111A輸出的象素時鐘信號CREF、行同步信號HREF以及場同步信號VREF，產生存儲一場大小為256×512的圖像數據所需的0~1FFFFH的地址(Q［16..0］)，然后利用其奇偶場標識信號RTS0取反，作為地址發生器的最高位地址Q［17］，控制將奇場數據存儲在幀內存的低128 k空間，偶場數據存儲在幀內存的高128 k空間。簡化后的CPLD的硬件設計圖如圖2所示。
從圖2可知，系統上電后，DSP的XF引腳為低電平，使HCOUNT模塊的EN引腳為低電平，保證輸出Q端為低電平，這樣ADDBUILD模塊的CLR引腳為低電平，無論VREF，HREF，CREF如何改變，輸出地址值都是為0。當需要獲取1幅圖像時，由C5416的XF引腳為高電平，觸發HCOUNT模塊，這樣在VREF，HREF，CREF，RTS0波形的作用下，可以完成完整的1幀圖像數字化后存儲在SRAM中。其中PCOUNT(象素計數器)、HOUNT(行計數器)、ADDBUILD (SRAM地址生成模塊)都是使用VHDL語言實現，各個功能模塊的主要功能為：
PCOUNT:在HREF為低電平，輸出端Q為0，當HREF高電平時表示1行采集信號的開始；象素時鐘CREF作為時鐘輸入，每輸入1個CREF脈沖進行計數加1；根據實際圖像尺寸需要，在設定的計數范圍內實現輸出Q端為1，其他情況下輸出Q端為0。例如在本設計中在128~640計數范圍內實現輸出Q端為1即保證在一行采樣512個象素點。其VHDL程序如下：
LIBRARY IEEE；
USE IEEE.STD LOGIC 1164.ALL；
USE IEEE.STD LOGIC UNSIGNED.ALL；
ENTITYPCOUNTis
PORT (CLK，EN：IN STD-LOGIC；
Q:OUT STD-LOGIC)；
END PCOUNT；
ARCHITECTURE counter512 ofPCOUNT is
SIGNAL C: STD-LOGIC-VECTOR(9 DOWNTO 0)
BEGIN
PROCESS(CLK，EN)
VARIABLE FLAG: BIT；
BEGIN
IF (EN=′0′)THEN
C<=\"0000000000\"；
Q<=′0′；
ELSIF( CLK′EVENT and CLK=′1′)THEN
IF (C<128)THEN
C<=C+1；
Q<=′0′；
ELSIF (C<640)THEN
C<=C+1；
Q<=′1′；
ELSE
Q<=′0′；
C<=C+1；
END IF；
END IF；
END PROCESS；
END counter512；
HCOUNT:利用DSP的XF引腳高電平作為啟動采集信號，當VREF為低電平，輸出Q端清0；當VREF為高電平表示一場采集信號的開始。利用HREF作為時鐘輸入，一場圖像包括286行，即在VREF高電平期間，有286個HREF脈沖信號，每輸入一個HREF脈沖計數加1，設計在計數范圍(25~281)內輸出Q端為1，保證在一場內采集256行。
ADDBUILD:在PCOUNT模塊和HCOUNT模塊的輸出Q端為高電平情況下，每輸入一個象素時鐘脈沖，輸出地址線Q［16..0］計數加1，Addr［16..0］與SRAM的地址總線A16~A0直接相連，SAA7111A奇偶場標識信號RTS0取反，作為地址發生器的最高位地址Q［17］，與SRAM最高位地址A17相連，這樣在將SAA7111A的數據輸出VPO［15..0］的相應內容寫入到SRAM相應地址空間中，完成將采集到的數據存儲到SRAM中。
5.2 CPLD與DSP通信
CPLD在采樣前接收DSP發出的開始采樣指令，并把DSP設置工作在HOLD模式。采樣結束后，給DSP發送中斷信號。
CPLD作為采樣的核心控制芯片，根據SAA7111A輸出的各個同步信號產生幀緩存的地址(A0～A17)、片選(CS)以及寫控制(WE)等邏輯信號。CPLD和其他芯片的連接如圖3所示。
6 系統軟件流程
系統的軟件流程圖如圖4所示。系統上電初始化，DSP通過軟件模擬I2C總線時序，設置SAA7111A的工作方式；之后，DSP即發送開始采集指令給CPLD，雙方通過HOLD，HOLDA握手信號，實現總線控制權的交接。此時DSP工作在HOLD模式，CPLD獲得總線控制權，并打開SAA7111A的輸出，對SAA7111A采集到的視頻數據進行寫控制。 當一幀數據寫入幀緩存后，CPLD關閉SAA7111A的視頻輸出，放棄總線控制權，并發送中斷信號給DSP；DSP重新獲得控制權，對采集到的視頻數據處理、向PC機串口或并口傳輸。 DSP處理完畢后重新發開始采集命令，繼續采集下一幀。
7 結 語
系統充分利用CPLD的靈活性，實現了圖像采集處理系統中的采集控制、總線管理以及視頻前端與處理后端的無縫接口。同時由于圖像采集系統中采集控制單元CPLD的可在線編程能力，給系統的重構提供了可能。
參 考 文 獻
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［4］高育鵬，楊俊，何廣軍.基于圖像識別的自動閱卷系統研究\\[J\\].現代電子技術，2006，29(22):119-120，127.注：本文中所涉及到的圖表、注解、公式等內容請以PDF格式閱讀原文。
