全數字鎖相環(huán)及其數控振蕩器的ＦＰＧＡ設計

摘 要：全數字鎖相環(huán)(ADPLL)在數字通信領域有著極為廣泛的應用。由于SoPC技術的發(fā)展和FPGA的工作頻率與集成度的提高，在1塊FPGA芯片上集成整個系統(tǒng)已成為可能。以片內同時嵌入CPU和全數字鎖相環(huán)為目的，結合現階段的相關研究成果，簡單介紹片內全數字鎖相環(huán)系統(tǒng)的結構和全數字鎖相環(huán)的工作原理，詳細論述一種可增大全數字鎖相環(huán)同步范圍的數控振蕩器的設計方法，并給出部分VHDL設計程序代碼和仿真波形。在此數控振蕩器的設計中引入翻轉觸發(fā)器的概念，并通過改變翻轉觸發(fā)器的動作特點，使得數控振蕩器的輸出頻率提高，以達到增大全數字鎖相環(huán)同步范圍的目的。

關鍵詞：全數字鎖相環(huán)；數控振蕩器；翻轉觸發(fā)器；VHDL；SoPC；FPGA

中圖分類號：TN76 文獻標識碼：B

文章編號：1004-373X(2008)10-001-02

Design of All Digital Phase-locked Loop and Digital Control Oscillator Based on FPGA

SHAO Shuai1，LI Manyi1，LIU Danfei2，HE Wei1，LI Shuchen1

(1.Physics and Electronics Information Institute，Yunnan Normal University，Kunming，650092，China;

2.Computer Science and Information Technology Institute，Yunnan Normal University，Kunming，650092，China)

Abstract：All Digital Phase-Locked Loop (ADPLL) is generally used in digital communication field.The whole system on chip can be achieved due to development of SoPC and FPGA.Considering the relevant research achievements and the techniques of embedded CPU and ADPLL，the system structure and the principle of ADPLL is introduced in the paper.A design way of a digital control oscillator that will increase synchronous range of ADPLL is discussed in detail，and the partial VHDL code and simulation waveform is given.In this design，toggle flip flop is mentioned.Output frequency of DCO is increased by TFF change.Finally，synchronous range of ADPLL is increased.

Keywords：all digital phase-locked loop;digital control oscillator;toggle flip flop;VHDL;SoPC;FPGA

與傳統(tǒng)的模擬鎖相環(huán)相比較，全數字鎖相環(huán)(ADPLL)在抗干擾能力和可靠性方面都有著明顯的優(yōu)勢。隨著現場可編程門列陣(FPGA)的工作頻率和集成度的提高，對高性能ADPLL的設計已經可以實現。隨著SoPC技術的不斷發(fā)展，在一塊FPGA芯片中實現整個全數字鎖相環(huán)系統(tǒng)已成為可能。本文以Altera公司的cyclone Ⅱ系列FPGA芯片為實驗芯片，在簡單介紹片內全數字鎖相環(huán)系統(tǒng)結構的同時，給出一種可增大ADPLL同步范圍的數控振蕩器的設計方法，并進行仿真和實踐驗證。

1 FPGA片內系統(tǒng)的結構

片內全數字鎖相環(huán)系統(tǒng)是由片內軟核CPU和片內全數字鎖相環(huán)共同組成，CPU起到控制和優(yōu)化全數字鎖相環(huán)的作用。對于片內軟核CPU，在此應用Altera公司推出的Nios Ⅱ嵌入式軟核處理器予以實現^[1，2]。系統(tǒng)結構框圖如圖1所示。

圖1 片內全數字鎖相環(huán)系統(tǒng)結構框圖

在系統(tǒng)中，片內寄存器、全數字鎖相環(huán)及其檢測電路被作為外設嵌入到FPGA芯片中。片內寄存器和鎖相環(huán)檢測電路與系統(tǒng)的Avalon總線相連，受到Nios Ⅱ軟核處理器的控制，使得全數字鎖相環(huán)中的數字環(huán)路濾波器部分在工作中的參數得到優(yōu)化。此種結構使得Nios Ⅱ處理器和全數字鎖相環(huán)2部分集成于1塊FPGA芯片，大大提高了系統(tǒng)的穩(wěn)定性和可靠性。

2 全數字鎖相環(huán)的工作原理

與以往的數字鎖相環(huán)不同，組成全數字鎖相環(huán)的所有功能模塊均為純粹的數字電路，其主要組成可分為3部分：數字鑒相器(DPD)、數字環(huán)路濾波器(DLF)和數控振蕩器(DCO)。其工作原理框圖如圖2所示。

圖2 全數字鎖相環(huán)工作原理框圖

當環(huán)路鎖定時，數字環(huán)路濾波器的輸出端不會產生進位或借位脈沖。此時，數控振蕩器只對其時鐘頻率進行二分頻處理。當環(huán)路未鎖定時，數字環(huán)路濾波器則根據ud的變化產生進位或借位脈沖，并作用到數控振蕩器所對應的進位或借位端，于是，該數控振蕩器便在二分頻過程中加上或減去半個時鐘周期。數控振蕩器的輸出信號經過除N計數器，被N分頻后，使得本地估算信號u2的相位得到調整，最終達到鎖定狀態(tài)^[3]。

3 數控振蕩器的設計

數控振蕩器由ID計數器即加減脈沖控制器構成。為了對ID計數器進行設計，必須在該電路中加入一個翻轉觸發(fā)器(TFF)。在沒有進、借位脈沖輸入的時候，ID計數器的輸出信號IDout雖然是輸入時鐘信號IDclock的二分頻，但占空比明顯發(fā)生了改變，已不再是原來的50%。其波形如圖3所示。

圖3 無進位和借位脈沖時的波形

由圖3可以看出，在沒有進位和借位脈沖的情況下，翻轉觸發(fā)器在每個IDclock的上升沿翻轉，ID計數器的輸出(IDout)由邏輯功能IDout=IDclock#8226;TFF獲得。如果翻轉觸發(fā)器置高時，進位端(INC)獲得進位信號，那么，在IDclock的下一個上升沿到來時，翻轉觸發(fā)器置低，并且在2個ID時鐘周期內保持低電平。同樣，ID計數器在借位端(DEC)獲得借位信號時，動作特點則反之。如此一來，ID計數器便實現在二分頻的過程中加、減半個時鐘周期的行為。但是， 因為以此方式設計出的ID計數器其輸出頻率理論上最多只能為其時鐘頻率的2/3，這無疑就限制全數字鎖相環(huán)的同步范圍^[4]。

為了解決ADPLL的同步范圍問題，必須將翻轉觸發(fā)器的動作特點作出部分的改動，即在翻轉觸發(fā)器置高，且進位端INC獲得進位信號時，在IDclock的下一個上升沿到來時，翻轉觸發(fā)器置低，并且一直持續(xù)置低狀態(tài)直至進位信號消失，然后再在IDclock的下一個上升沿翻轉。如此一來，ID計數器在有進位信號時將不斷地加入半個時鐘周期直至進位信號消失為止。此時，ID計數器的輸出信號IDout頻率的理論最大值(實際最大值還要由進位脈沖的最大頻率決定)可以達到ID時鐘頻率的(n-1)/n ，n為ID時鐘頻率值，這樣便增大了ADPLL的同步范圍。同樣，在ID計數器借位端DEC獲得借位信號時，也以此設計方式進行相反的處理即可。ID計數器的VHDL部分設計程序如下：



PROCESS (IDclk，INC，DEC，tff)

BEGIN

IF (IDclk′EVENT AND IDclk = ′1′) THEN

IF INC=′0′ AND DEC=′0′ THEN

tff <= NOT tff;

ELSIF (IDclk′EVENT AND IDclk = ′1′) THEN

IF INC=′1′ AND DEC=′0′ THEN

IF tff=′1′ THEN

tff <= ′0′;

END IF;

END IF;

END IF;

END IF;

END PROCESS;

t<=tff;

IDout <= (not IDclk) and (not tff);



圖4為以前述設計方式用VHDL編寫ID計數器程序后進行功能仿真的結果，圖5為時序仿真結果，其中t為翻轉觸發(fā)器的信號。

圖4 ID計數器的功能仿真波形

圖4中，IDout信號在50 ns時開始加入半個時鐘周期，而時序仿真結果的圖5中IDout信號是在63.414 ns時開始加入半個時鐘周期的，這說明以前述方式設計出的數控振蕩器將有13.4 ns的器件延遲，此延遲不可避免。

圖5 ID計數器的時序仿真波形

計算機模擬表明，ADPLL的鎖定范圍、拉出范圍、捕捉范圍和同步范圍大致相同是合理的^[4-6]，以文中所述方式設計出的數控振蕩器可以增大ADPLL的同步范圍，使得ADPLL的鎖定范圍、捕捉范圍、同步范圍等重要參數同時得到優(yōu)化，因此，ADPLL的性能最終將得到改善。

4 結 語

全數字鎖相環(huán)在數字通信、數字信號處理、電力系統(tǒng)自動化等眾多領域有著極為廣泛的應用，隨著相關研究的不斷深入與發(fā)展，其性能也在不斷得到提高。迄今為止，硅谷各大芯片公司的中高端FPGA產品基本上均已嵌入高性能的數模混合鎖相環(huán)，以用于移相和頻率合成等功能。對于片內全數字鎖相環(huán)系統(tǒng)的研究將會填補低檔FPGA芯片中未集成高性能鎖相環(huán)的空白，其意義重大，前景廣闊。

參 考 文 獻

［1］唐穎.單片DSP處理器功能系統(tǒng)的SoPC技術設計［J］.單片機與嵌入式系統(tǒng)應用，2006(12):7-9.

［2］任愛鋒，初秀琴，常存，等.基于FPGA的嵌入式系統(tǒng)設計［M］.西安:西安電子科技大學出版社，2004.

［3］單長虹，孟憲元.基于FPGA的全數字鎖相環(huán)路的設計［J］.電子技術應用，2001(9):58-60.

［4］Roland E.Best.鎖相環(huán)設計、仿真與應用［M］.5版.李永明，譯.北京:清華大學出版社，2007.

［5］Roland E Best.Phase-Locked Loops Designs，Simulation，and Applications［M］.北京:清華大學出版社，2003.

［6］Qassim Nasir.Digital Phase Locked Loop with Broad Lock Range Using Chaos Control Technique［J］.Intelligent Automation and Soft Computing，2006，12(2):183-187.

作者簡介

邵 帥 男，1980年出生，天津人，碩士。主要從事EDA技術與計算機應用方面的研究工作。

注：本文中所涉及到的圖表、注解、公式等內容請以PDF格式閱讀原文。