高速低功耗ＣＭＯＳ電荷泵的設(shè)計(jì)

摘 要：提出一種適用于鎖相環(huán)路的高速、低功耗電荷泵電路的設(shè)計(jì)。針對(duì)傳統(tǒng)電荷泵電路的電流失配問(wèn)題，本設(shè)計(jì)引入增益增強(qiáng)電路取代了傳統(tǒng)電路中引用共源共柵來(lái)增加輸出阻抗，大大提高了電路的性能。采用0.35 μmCMOS工藝實(shí)現(xiàn)，在HSpice的平臺(tái)下進(jìn)行仿真。仿真結(jié)果表明，該電路充放電時(shí)間為40 ns，整體平均功耗為0.3 mW，實(shí)現(xiàn)了高速低功耗的目的。

關(guān)鍵詞：電荷泵；CMOS；高速低功耗；電流失配

中圖分類(lèi)號(hào)：TN911.8 文獻(xiàn)標(biāo)識(shí)碼：B

文章編號(hào)：1004-373X(2008)10-007-02

Design of High Speed and Low Power CMOS Charge Pump

KONG Qingrong1，2，HU Saichun3，YIN Wei 3，ZHANG Hongnan1，HUANG Yayou1

(1.College of Physics and Microelectronics Science，Hunan University，Changsha，410082，China;

2.Xinyu College of Jiangxi Provice，Xinyu，338031，China;3.Hunan City University，Yiyang，413000，China;

4.Hunan Yueyang Professional Technology College，Yueyang，414000，China)

Abstract：In this paper，high speed and low power CMOS charge pump is designed which is suit for the phase-lock ring circuit.In view of the mismatch question of the traditional charge pump，the gain enhancement electric circuit is used in place of the cascade structure in the traditional charge pump，which greatly enhances the electric circuit performance.All the design is competed under the 0.35 μm CMOS process and the simulated under the HSpice platform.The simulation result indicate that:this electric circuit sufficient-discharge time is 40 ns，the whole average power loss is 0.3 mW.So the high speed and low power goal is realized.

Keywords：charge pump;CMOS;high speed low power;current mismatch

電荷泵是鎖相環(huán)路關(guān)鍵組成部分之一。在鎖相環(huán)路中，他的作用是將鑒頻鑒相器輸出的數(shù)字信號(hào)up和down轉(zhuǎn)化為模擬電壓信號(hào)，再由這個(gè)電壓信號(hào)控制壓控振蕩器的頻率變化^[1]。因此，設(shè)計(jì)一個(gè)高性能的電荷泵十分重要。

隨著微電子技術(shù)和集成電路的高速發(fā)展，速度與功耗成為ASIC設(shè)計(jì)中需要考慮的兩大重要方面。本文從這一點(diǎn)出發(fā)，設(shè)計(jì)出一種新型的高速、低功耗電荷泵電路，并在Hispce仿真平臺(tái)下進(jìn)行了驗(yàn)證。

1 傳統(tǒng)電荷泵電路

電荷泵實(shí)際上是由2個(gè)上下對(duì)稱(chēng)的電流源和2個(gè)開(kāi)關(guān)組成的^[2]。當(dāng)up為有效電平時(shí)，開(kāi)關(guān)S1閉合，電容C通過(guò)Iup充電，Vc升高；當(dāng)down為有效電平時(shí)，開(kāi)關(guān)S2閉合，電容C通過(guò)Idn放電，Vc下降；當(dāng)up和down均為無(wú)效時(shí)，2開(kāi)關(guān)斷開(kāi)，Vc保持不變。

圖1為傳統(tǒng)電荷泵的實(shí)現(xiàn)，兩個(gè)MOS管作為開(kāi)關(guān)，up和down兩個(gè)信號(hào)直接控制MOS管的工作狀態(tài)，M1，M2充當(dāng)電流源，由Vb1和Vb2提供偏置。

圖1 傳統(tǒng)電荷泵電路

然而，傳統(tǒng)電荷泵在電路結(jié)構(gòu)上存在很大的缺陷，如會(huì)在MOS管的漏端產(chǎn)生電荷注入和時(shí)鐘潰通現(xiàn)象；電流源Iup和Idn存在電流失配問(wèn)題以及電荷分享效應(yīng)等，從而直接影響電荷泵的整體工作性能。

2 新型電荷泵電路的設(shè)計(jì)

對(duì)于傳統(tǒng)電荷泵的的改進(jìn)，在一定程度上削弱了MOS管帶來(lái)的非理想性。然而這卻加深了電荷泵充放電流的失配程度，引起相位偏差。本文針對(duì)電流失配問(wèn)題提出了新型電荷泵。可以定義電流失配比^[3]如下：

[SX(]Iup-Idn[]Iup[SX)][SX(]Δi[]ICP[SX)]=[SX(]ΔV[]ICPRout[SX)][JY](1)

其中，Iup，Idn分別為電容充放電電流值；ΔV為輸出電壓值的變化，Rout為輸出電阻。通過(guò)式（1）可以看到減小失配可以通過(guò)增大輸出電阻實(shí)現(xiàn)。因此，可以根據(jù)這一點(diǎn)設(shè)計(jì)電荷泵。首先，引入增益增強(qiáng)電路^[4]。如圖2所示：

圖2 增益增強(qiáng)電路

在圖2中，由于運(yùn)放A的反饋?zhàn)饔茫沟霉?jié)點(diǎn)X的電壓Vx始終與參考電壓Vb保持相等。因此，只要維持Vb不變，對(duì)于X點(diǎn)電壓微小的波動(dòng)，流過(guò)ro1的電流以及輸出電流都會(huì)保持很穩(wěn)定，因此，該電路有很高的輸出阻抗，將M2用小信號(hào)模型替代可以得到輸出阻抗為：

[HJ1]RoutAgm2ro2ro1[JY](2)

在小信號(hào)工作下，Vb可以設(shè)置為0， 用單個(gè)的MOS管放大器M3代替運(yùn)放可以得到圖3。

圖3 實(shí)際采用的電路

同樣采用小信號(hào)模型可以得到其輸出阻抗為：

[HJ1]Rout(gm2ro2ro1)(gmro3)[JY](3)

該值相當(dāng)于3層共源共柵電路^[5]的輸出阻抗。

基于以上原理，本設(shè)計(jì)的電荷泵電路，如圖4所示。

該電路的工作原理如下：MP4，MN4分別為晶體管放大器MN3和MP3提供電流偏置。MN1和MP1作為開(kāi)關(guān)管，輸出阻抗為。當(dāng)DN為有效電平時(shí)，MN1，MN2及MN3構(gòu)成增益增強(qiáng)電路，同理，當(dāng)UP為有效電平時(shí)，MP1、MP2及MP3也可構(gòu)成增益增強(qiáng)電路。該電荷泵電路電流匹配特性很理想，如圖5所示，在電荷泵輸出電壓范圍為0.8~2.4 V內(nèi)，電流失配率低于0.6%。

由于該電路不需要像傳統(tǒng)電路那樣通過(guò)增加共源共柵電路來(lái)增加輸出阻抗，因而可在較低的電源下工作，同時(shí)還具備較高的速度，可實(shí)現(xiàn)高速低功耗的目的。此外，將開(kāi)關(guān)管置于輸出管的源極，在設(shè)計(jì)時(shí)讓MN2和MP2工作在飽和區(qū)與截止區(qū)之間，可以起到消除電荷分享的目的。

圖4 電荷泵電路

圖5 電荷泵電流匹配特性

3 仿真與分析

本文采用0.35 μm工藝，LEVEL=49的CMOS模型參數(shù)對(duì)上述電路進(jìn)行HSpice仿真。電荷泵電流為50 μA，電源電壓為3.3 V。當(dāng)輸入125 MHz的時(shí)鐘信號(hào)時(shí)，電荷泵輸出波形如圖6和圖7所示。在圖6中，設(shè)置UP信號(hào)為脈沖信號(hào)，DN信號(hào)始終為低電平，從圖中可以看出對(duì)電容的充電是一個(gè)階梯電壓穩(wěn)定的上升過(guò)程。

圖6 電荷泵充電時(shí)Vc的波形

同樣在圖8中設(shè)置DN信號(hào)為脈沖信號(hào)，UP信號(hào)始終為高電平，可以看出對(duì)電容的放電是一個(gè)階梯電壓穩(wěn)定的下降過(guò)程。整個(gè)電路的平均功耗約為0.3 mW。

4 結(jié) 語(yǔ)

本設(shè)計(jì)引入增益增強(qiáng)電路取代了傳統(tǒng)電路中引用共源共柵來(lái)增加輸出阻抗，很好地改善了電流失配問(wèn)題，并具有高速、低功耗的特點(diǎn)，符合當(dāng)今ASIC發(fā)展的要求。

圖7 電荷泵放電時(shí)Vc的波形

參 考 文 獻(xiàn)

［1］李肅剛，楊志家.一種改進(jìn)的全數(shù)字鎖相環(huán)設(shè)計(jì)［J］.微計(jì)算機(jī)信息，2005（9）：42-43.[HJ*2]

［2］ Von Kaenel V R.A High-Speed，Low-Power Clock Generator for a Microprocessor Application［J］.IEEE Journal of Solid-State Circuits，1998，33(11):1 634-1 639.

［3］Young-Shig Choi，Dae-Hyun Han.Gain-Boosting Charge Pump for Current Matching in Phase-Locked Loop［J］.IEEE Transactions on Circuits and Systems，2006，53(10):1 022-1 025.

［4］劉威，陳杰.鎖相環(huán)中低電流失配電荷泵的設(shè)計(jì)［J］.科學(xué)技術(shù)與工程，2006，6(14):2 127-2 128.

［5］畢查德#8226;拉扎維.模擬CMOS集成電路設(shè)計(jì)［M］.陳貴燦，陳軍，張瑞智，等譯.西安：西安交通大學(xué)出版社，2003.

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作者簡(jiǎn)介 孔青榮 男，1976年出生，江西新余人，新余高等專(zhuān)科學(xué)校講師，湖南大學(xué)在讀研究生。研究方向?yàn)殡娮优c通信工程。

電 路 設(shè) 計(jì)紀(jì)圣勇:光伏并網(wǎng)發(fā)電/獨(dú)立供電系統(tǒng)的工作原理探究

注：本文中所涉及到的圖表、注解、公式等內(nèi)容請(qǐng)以PDF格式閱讀原文。