ＧＯ－ＣＦＡＲ檢測器在ＦＰＧＡ上的實現
2008-04-12 00:00:00趙冰姜玉國邱軍海王世橋
現代電子技術 2008年13期
摘 要：提出了采用FPGA技術對雷達的視頻信號進行GO-CFAR檢測，克服了DSP處理速度有限、實時性差和ASIC器件靈活性差的問題。以自行研制的雷達信號處理PCI卡為平臺，詳細介紹了GO-CFAR算法在FPGA芯片上實現的原理和過程，并結合仿真結果說明了利用FPGA進行恒虛警檢測的優勢，為雷達恒虛警檢測的工程實現提出了一條新思路。
關鍵詞：雷達；GO-CFAR；FPGA；VHDL
Realization of GO-CFAR Detecter Based on FPGA
ZHAO Bing1，JIANG Yuguo2，QIU Junhai1，WANG Shiqiao1
(1.Yantai Technology and Engineering College，Yantai，264006，China;
2.Dongfang Electronics Information Industry Group Co.Ltd.，Yantai，264001，China)
Abstract：It puts forward that the FPGA is used to realize GO-CFAR detection of radar video signal.This technique could overcome problems on limited processing speed and poor real time performance of DSP.Based on the PCI radar signal processing platform made by our own lab，the principle and course of GO-CFAR algorithm based on FPGA is introduced.The advantages of FPGA are displayed by its combination with simulation results of radar CFAR detection，which supplies a new method for the implementation of radar CFAR detection′s engineering.
Keywords：radar;GO-CFAR;FPGA;VHDL
在雷達恒虛警檢測算法［1］的工程實現過程中，需要雷達信號處理器具有較快的實時性，并且對信號處理器的穩定性、體積、功耗等也有嚴格的要求。而在傳統的雷達信號處理方法中通常采用通用DSP處理器，通用DSP芯片具有開發簡便、使用靈活的優點，但處理速度相對要低一些，不能保證信號處理的實時性，并且工作時通常需要較多的外圍器件，導致硬件的體積較大，如果專門定制ASIC電路，就大大增加了開發費用與開發周期。
近年來，FPGA技術的快速發展為我們提供了一種更好的解決這一問題的途徑。由于它本身所具備的并行結構的算術結構，使得它特別適合用作高性能的數據通路處理器［2］。利用FPGA實現雷達恒虛警檢測算法，具有實時性強，硬件系統體積小結構靈活，適于模塊化設計，開發周期短，并且支持在線可編程，使系統具有較強的通用性和可擴展性等優點［3，4］。
本文以此為出發點，提出并討論了一種利用FPGA技術實現GO-CFAR檢測器的方法。
1 系統的硬件結構
在具體實現過程中主要采用一塊基于FPGA的雷達信號處理卡，既可以采集來自雷達接收機的中頻、視頻信號并對其進行數字信號處理，又可以自身模擬產生雷達中頻、視頻信號進行數字信號處理或不處理直接送往雷達信號處理機。雷達信號處理卡的硬件電路結構框圖如圖1所示。
FPGA采用的是Xilinx公司的100萬門FPGA芯片XC3S1000，其配置芯片為Xilinx公司的1 Mb/s容量PROM芯片XC18V01，以主動串行方式對FPGA進行上電配置。AD，DA分別為ADI公司12位高速模數轉換芯片AD9432與14位高速數模轉換芯片AD9764。SRAM采用Cypress公司的256 k×16 b SRAM芯片CY7C1041。
設計中利用FPGA實現32位/33 MHz的PCI接口邏輯，進行實時信號采集和傳輸控制。由于FPGA具有層次化的存儲器系統，其基本邏輯功能塊可以配置成16×1，16×2或32×1的同步RAM，或16×1的雙端口同步RAM，因此可以在FPGA內部配置高速雙口RAM用來作為信號傳輸的數據緩沖器。同時，為了節省FPGA的內部邏輯資源，在FPGA外圍配置了適當的SRAM用來存儲數據。
在沒有使用FPGA芯片進行信號處理時，電路板的面積很大(僅時序控制電路功能的電路板面積大約為320 mm×200 mm)［2］，而且調試也非常不方便。而使用FPGA芯片進行信號處理，只是充分利用了其作為大規模芯片的資源優勢，采用硬件描述語言VHDL(Very High Speed Integrated Circuit(VHSIC) Hardware Description Language)進行編程，在FPGA芯片內部形成時序控制電路和信號處理電路。電路板的體積也大大縮小了，并且FPGA支持在線可編程，因此調試也非常方便。
2 GO-CFAR檢測器在FPGA上的實現
GO-CFAR檢測器［1，5］的具體功能的實現采用FPGA軟件編程的方法實現。FPGA軟件編程實現GO-CFAR檢測器的原理框圖如圖2所示。
GO-CFAR檢測器取相隔一個保護單元的前后兩個長度為N的滑窗內的單元分別進行求和平均，選大后乘以門限因子作為檢測閾值，最后將被檢測單元與檢測閾值相減作為恒虛警輸出。保護單元不參與背景估值，以防止被檢測信號進入背景單元。
GO-CFAR檢測器的實現通過FPGA軟件編程在FPGA芯片中完成。圖2中的clk為系統主時鐘；count_dist為距離計數器；cfar_en為視頻積累的使能信號，cfar_en為高電平時有效；count_dist、clk與cfar_en為控制時序關系的主要系統變量；cfar_in為視頻積累后輸入的信號。
視頻積累后的信號實時不斷地輸入到FPGA中，這時需要將視頻積累的信號幅度量化后存儲起來。通過時序控制將相隔一個保護單元的前、后N個單元的量化信號存儲在內部數據存儲空間中。存儲后的信號經過延時進入檢測單元，并利用軟件編程對保護單元兩側的參考單元進行求和平均，然后將兩次的求和平均的結果進行比較，選出較大值作為雜波功率水平估計Z。將Z與輸入的cfar_threshold信號即標稱化因子T相乘，從而產生檢測閾值S=TZ，最后通過編程對檢測閾值S與檢測單元中的檢測統計量D相比較輸出恒虛警的結果，從而實現對視頻積累后信號的恒虛警檢測。
3 仿真驗證
為了驗證本文原理以及本系統的實現效果，首先模擬產生雷達信號處理中經過視頻積累以后的相參視頻信號，該信號僅含有幅度信息和雜波(根據參數設置直接在FPGA芯片中利用軟件編程產生)，對該模擬信號進行恒虛警檢測，經D/A變換送給示波器顯示。
將編譯綜合后的BIT文件下載到FPGA芯片中進行系統聯調，最后在示波器上查看仿真的結果。圖3為模擬的雷達相參視頻信號在示波器上的截圖，該信號的雜波為近似服從均值為0的均勻分布；圖4為對該模擬信號進行GO-CFAR檢測后在示波器上的截圖。
從仿真的結果可以看出，利用本系統對經過視頻積累后的信號進行GO-CFAR檢測取得了比較理想的效果。
4 結 語
本文著重介紹了利用FPGA芯片實現GO-CFAR檢測器的原理和過程。ML類CFAR檢測器的各種算法的原理相類似，只是雜波功率水平估計Z有所不同，因此采用本文方法可以實現各種ML類CFAR檢測器。
利用FPGA進行雷達恒虛警處理，可使系統具有更大的靈活性，減少了系統的體積，提高了系統的可靠性，大大縮短了系統開發的周期。隨著FPGA芯片以及設計更新軟件的更新與快速發展，FPGA芯片將具有更高速的重復復雜計算的能力，同時又具有軟件的靈活性，并可以重復利用硬件來降低成本，模糊了硬件與軟件之間的界限，使硬件系統具有更大的靈活性以及通用性。
本文最后利用FPGA軟件編程模擬實現了一個雷[LL]達的相參視頻信號，并利用本系統對該信號進行了GO-CFAR檢測，取得了較好的效果。
參 考 文 獻
［1］何友，關鍵，彭應寧.雷達自動檢測與恒虛警處理［M］.北京:清華大學出版社，1999.
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［3］蔣亞堅，沈桂明.FPGA在雷達信號處理器中的應用研究［J］.雷達與對抗，1999(2):57-63.
［4］張明友，汪學剛.雷達系統［M］.北京:電子工業出版社，2006.
［5］George W.Stimson.機載雷達導論［M］.北京:電子工業出版社，2001.
[6]劉雁行，汪學剛.基于ADSP-TS101的雷達動目標檢測模塊設計[J].現代電子技術，2007，30(5):66-68.
作者簡介
趙 冰 女，1974年出生。主要研究方向為嵌入式系統。
姜玉國 男，1981年出生，學士，助理工程師。
邱軍海 男，1980年出生，2003年在中國石油大學(華東)獲得學士學位，2006年在海軍航空工程學院信號與信息處理專業獲得碩士學位。主要研究方向為雷達信號處理、雷達數據采集等。
