８通道１０ｂ的Ｒ－Ｃ混合式ＳＡＲ ＡＤＣ的設計
2008-04-12 00:00:00裴曉敏
現代電子技術 2008年9期
摘 要：實現一個8通道10 b轉換精度的逐次逼近式(SAR)模擬-數字轉換器。在DAC的設計上采用新的電阻電容混合式的DAC的結構，和傳統的C-R式結構相比具有更小的面積。同時對比較器的設計進行了優化，采用一個三級級聯的準差分結構，并設計在傳統的前置預放和鎖存器級聯的理論基礎上，引入了交叉耦合負載，復位、鉗位技術，獲得了高精度和較低的功耗。
設計經HSPICE仿真結果證明有效，并采用013 μm CMOS工藝，分別采用25 V的模擬電源電壓和12 V的數字電源電壓供電，實現10位的精度。芯片面積為480 μm*380 μm，FF case 下功耗為054 mW。實現了超低功耗的ADC的設計。
關鍵詞：模數轉換器;逐次逼近;準差分;比較器;IP核
中圖分類號：TN710 文獻標識碼：B
文章編號：1004-373X(2008)09-083-04
An 8-channel 10-bit R-C Hybrid Successive Approximation ADC
PEI Xiaomin
(Xiangfan College，Xiangfan，441053，China)
Abstract：An IP core of an 8-channel 10-bit SAR ADC is designed in this paper.An optimal Resister-Capacitor hybrid D/A structure based on their good qualities and disadvantage，this kind of D/A structure has smaller size than Capacitor-Resister hybrid structure.A comparator with resetting and clapping method on the basis of conventional preamplifier and flip-latch，which is consisted ofan quasi-differential structure is developed.
These proposed methods are validated by the result of simulation with HSPICE.Thedesign adopts 013 μm CMOS technology，operates with 2.5V analog power and 1.2V digital power supply.The simulation results show that this design can achieve 10-bit resolution.The area of IP core is 480 μm*380 μm，at FF case，Power Dissipation is 540μW.As a result，ADC design with low-power consumption and small area is implemented.
Keywords：analog-to-digital converter;successive approximation;ISO-differential;comparator;IP core
逐次逼近ADC基于逐次逼近寄存器(SAR)，他采用一個比較器對輸入電壓和一個N位數/模轉換器(DAC)輸出進行比較，總共經過N次比較就可以得到最終的轉換結果。由于只采用了一個比較器，這種結構的模數轉換器的面積較小，功耗低，具有較高的性價比，是目前應用最多的轉換器類型。
1 SAR A/D轉換器的結構及轉換過程
逐次逼近型A/D轉換器包括采樣保持電路(Track/Hold)、比較器(comparator)、D/A 轉換器、逐次逼近寄存器(SAR)、時序產生及數字控制邏輯電路。
所設計的10位SAR ADC的基本的結構框圖如圖1所示。
該結構將模擬輸入電壓(VIN)保存在一個跟蹤/保持器中，N位寄存器被設置為中間值(即100…0，其最高位被置為1)，因此，數模轉換器(DAC)的輸出(VDAC)為參考電壓VREF的二分之一，再執行一個比較操作：如果VIN小于VDAC，比較器輸出邏輯低，N位寄存器的最高位清0； 如果VIN大于VDAC，比較器輸出邏輯高(或1)，N位寄存器的最高位保持為1。隨后，SAR的控制邏輯移動到下一位，將該位強制置為高，SAR控制邏輯將重復上述順序操作，直至最后一位。
圖1 模塊設計
2 系統功能的實現及各個模塊的設計
圖2描述了所設計的SAR ADC所有模塊。
圖2 模塊設計
2.1 模擬輸入(Analog Input)
此模塊是對一8通道的輸入信號實現八選一的功能。S［2:0］是數字選通信號。因為數字部分的電源電壓為12 V，而模擬部分的Power Supply為25 V，所以在進行選通之前須對S［2:0］進行電平變換，level_shifter電路結構如圖3所示。
圖3 level_shifter電路結構
2.2 時鐘產生器(Clk Generator)
時鐘產生電路的結構如圖4所示：他由幾個Buffer和4個相同的延遲單元組成。 CLK為主時鐘，產生的輸出CLK2A，CLK1A，CLKM，CLK1D，CLK2D依次有一定的延遲。這5個時鐘將送進SAR邏輯，產生模擬塊采樣、保持、轉換、比較等工作時所需要的一些時序控制信號。
圖4 時鐘產生電路的結構
2.3 D/A轉換器的設計
此設計中的DAC采用了一種新型的電阻電容混合的DAC的結構，即按在同一電阻串上分兩級進行按電壓按比例縮放方式來轉換，再把兩個轉換的結果經兩電容按比例進行電荷再分配，最終實現DAC的轉換。
整個DAC 電阻串分壓的結構如圖5所示，共有8個電阻串串聯而成，每個電阻串的上下各有一個R/2電阻，中間有15個R電阻。整個電阻串共有127個R電阻串連、其上下各串一個R/2。解碼器的設計采取了兩級解碼的結構，先經由高七位D［9:3］分別控制兩級解碼器選通電阻串的一個節點進行電壓輸出，即為VDA，但是這個電壓只是相當于把D［9:0］右移3位后的轉換結果；而低3位的轉換結果是在D［2:0］控制下輸出為VLSB。最后需要一個8C:C的兩個電容再把高七位的電壓提升8倍。
圖5 一種優化的D/A結構圖
電阻串的輸出VLSB和VDA通過電容接入比較器的輸入端，比較器的設計采用了準差分結構。在比較器的另一輸入端接一組Dummy電容，此結構既獲得差分結構的優點，又在一定的程度上減小了芯片面積，提高了其性價比。結構如圖6所示。
圖6 采樣、轉換結構
其中，采樣和保持電路嵌入在DAC之中，不作為一個獨立的電路。
采樣時：K1、K3都閉合，模擬輸入電壓VIN就被存儲在節點A11處，實際上是以電荷的形式存儲在輸入電容上。此時，SVOS=1，在SVOS的作用下直接對第五個節點進行輸出。此時:
由式(1)，(2)，(3)分析得出比較器的兩個輸入端A11和A12的電壓差為：
ΔU=VA12-VA11
=8*(VDA-VIN)+(VLSB-VLSB)
=8*［VIN-VREF1 024∑9i=0Di2i］
(4)
如果ΔU >0，則比較器輸出為1，否則輸出為0。
2.4 逐次逼近寄存器(SAR)和控制邏輯(SAR Control Logic)
SAR Control Logic 完全是數字邏輯，用來實現二進制搜索算法，儲存轉換的中間結果，并為模擬塊產生控制信號，流程圖如圖7所示。
圖7 逼近流程圖
整過程包括四個階段：系統復位階段、采樣階段、保持階段、逐次逼近階段。
系統復位后，前兩個周期用來采樣和保持輸入電壓，接下來的10個周期用來SAR算法和產生輸出結果。即完成一個模擬到數字的轉換共要12個時鐘周期，在第13個周期就一個得到10 b的輸出B［9:0］。
2.5 比較器(Comparator)的設計
比較器將模擬的輸入和D/A的輸出電壓進行比較，比較結果輸入到SAR Control Logic模塊以完成二進制查找算法。比較器的結構如圖8所示。
圖8 比較器的結構
必須采用兩級前置放大器來增加輸入比較器電壓的差值。前置放大器使輸入的變化足夠大，并且將其加到鎖存器的輸入端，這樣組合了電路的最佳特性。
(1) 前置放大器
圖9為前置放大器的電路結構，RS與RS非兩個相反時鐘信號用來控制比較器的復位，在比較器的過程中把B11和B12的電壓使復位至相等，為比較做好準備。為了獲得更高的工作速度，在兩輸出端之間還有兩個鉗位二極管。
圖9 前置放大器
(2) 第三級比較器
第三級比較器的結構采用可再生比較器，他是使用正反饋來實現兩個信號的比較。可再生比較器又可稱為鎖存比較器，其電路的拓撲結構見圖10。
圖10 鎖存比較器電路的拓撲結構
其中兩相非交疊時鐘Q1和Q2的波形如圖11所示。
圖11 時鐘信號Q1和Q2的波形
當時鐘Q1為高時，比較器處于復位狀態，這時節點1和2被置成相等。接下來，當Q1和Q2都為低時，通過M3和M4管再生。當Q1為低、Q2為高時，比較的結果通過M5、M6、M7、M8、M9的作用輸出，并保存上述輸出狀態至下一個復位狀態。
3 版圖設計及仿真結果
(1) 版圖設計： 整個SAR ADC的版圖如圖12所示(Size480 μm * 350 μm)。
圖12 版圖示意
(2) 后仿結果
在FF case下的ENOB=101 b;SINAD=6259 db; SFDR=7011 db。總功耗為680 μW，總的泄漏電流小于02 μA。用仿真結果所畫的輸出代碼的FFT圖形如圖13所示。
圖13 用仿真結果所畫的輸出代碼的FFT圖形
4 設計總結
本設計采用013 μm CMOS工藝，分別用25 V的模擬電源電壓和12 V的數字電源電壓供電，實現了10 b的精度，經HSPICE仿真結果證明設計有效。該設計實現了低功耗、小的芯片面積的SAR ADC的設計。
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注：本文中所涉及到的圖表、注解、公式等內容請以PDF格式閱讀原文。
