ＴＳ２０１高速通信接口設(shè)計及實(shí)現(xiàn)

摘 要：ADI公司TigerSHARC系列DSP芯片TS201性能優(yōu)越，在高速實(shí)時信號處理中得到廣泛應(yīng)用，而其中對TS201的通信接口設(shè)計成為保證其高速實(shí)時性能的關(guān)鍵。對TS201與FPGA之間兩種主要通信接口進(jìn)行了分析，并給出了兩種接口的設(shè)計方法，其中總線傳輸方式設(shè)計簡便，但占用較多的資源，而鏈路口方式采用LVDS技術(shù)，傳輸速率高而且可靠，更適合DSP與FPGA的通信。該設(shè)計方法已成功應(yīng)用于某高速實(shí)時信號處理機(jī)中。

關(guān)鍵詞：TS201;FPGA;總線傳輸;鏈路口傳輸;LVDS

中圖分類號：TP36 文獻(xiàn)標(biāo)識碼：B

文章編號：1004373X(2008)0304003

Design and Realization of TS201 High Speed Communication Interface

GONG Cuiling1，WU Chao1，GONG Lifang2，SONG Wanjie1，WU Shunjun1

(1.National Lab of Radar Signal Processing，Xidian University，Xi′an，710071，China;

2.Tanbu No.1 Middle School of Huadu，Guangzhou，510820，China)

Abstract：As a part of TigerSHARC DSP chip made by ADI Corporation，TS201 has high performance and has been widely used in high speed real—time signal processing.The communication interface design for it has become a key problem of ensuring its high speed real—time performance.This paper makes an analysis of two mainly interfaces of the communication between TS201 and FPGA，which is bus and link port transmission，and presents the design method of those two interface.As the basic transmission method，bus method is simple and has low program complexity.However，link port method requires few sources and has high transmission speed，and is more suitable for communication between DSP and FPGA.The design methods in this paper has been successfully used in some high speed real—time signal processing.

Keywords：TS201;FPGA;bus transmission;link port transmission;LVDS

1 引 言

ADSP—TS201是繼ADSP—TS101之后美國ADI公司推出的新一代高性能TigerSHARC處理器ADSP—TS201/202/203系列中的一款，核時鐘最高可達(dá)600 MHz，其片內(nèi)集成了更大容量的存儲器，性價比高，兼有ASIC和FPGA的信號處理和指令處理器的高度可編程性與靈活性，適用于高性能、大存儲量的信號處理和圖像應(yīng)用，例如雷達(dá)與聲納應(yīng)用。TS201與外部設(shè)備通信主要有兩種途徑：總線傳輸；鏈路口傳輸。

在雷達(dá)信號處理、數(shù)字圖像處理等領(lǐng)域中，信號處理的實(shí)時性至關(guān)重要。由于FPGA芯片在大數(shù)據(jù)量的底層算法處理上的優(yōu)勢及DSP芯片在復(fù)雜算法處理上的優(yōu)勢，DSP+FPGA的實(shí)時信號處理系統(tǒng)的應(yīng)用越來越廣泛。

本文采用Altera公司Cyclone II系列芯片EP2C35F實(shí)現(xiàn)了與TS201兩種方式的通信，即總線方式和鏈路口方式，并給出了具體的設(shè)計實(shí)現(xiàn)方法。這兩種方式的設(shè)計已經(jīng)成功應(yīng)用于某信號處理機(jī)中。

2 TS201與FPGA的總線通信

TS201的外部總線接口支持多種類型的專用/通用協(xié)議，可編程配置為不同協(xié)議，支持與不同類型設(shè)備的接口。外部總線接口協(xié)議分為：慢速設(shè)備、流水線和SDRAM協(xié)議。其中慢速設(shè)備協(xié)議可用來訪問映射在MS0，MS1和主機(jī)空間的異步設(shè)備，如異步RAM和ROM；流水線協(xié)議能夠支持對多種設(shè)備的訪問，具有較高訪問效率，特點(diǎn)是在流水傳送數(shù)據(jù)的同時具有可編程的流水深度。TS201內(nèi)集成了可編程SDRAM控制器，提供了與多種SDRAM進(jìn)行接口的能力。

MS0和MS1是DSP的片外標(biāo)準(zhǔn)存儲器尋址空間庫，本設(shè)計只用MS0空間。電路設(shè)計時TS201的32位數(shù)據(jù)總線，地址總線的高8位，送數(shù)時鐘CLK，WR，RD和MS0都要引到FPGA的用戶I/O管腳上。MS0作為FPGA的片選信號，WR和RD分別為寫信號。由于不會頻繁訪問該接口，故對訪問速度要求不高，DSP設(shè)置為工作在異步模式下的慢速設(shè)備協(xié)議接口。

2.1 TS201發(fā)送數(shù)據(jù)接口設(shè)計

圖1為DSP與FPGA通過總線進(jìn)行傳輸?shù)脑O(shè)計圖。當(dāng)DSP要向FPGA發(fā)送數(shù)據(jù)時，DSP中MS0和WR信號輸出為低電平，地址線輸出為0x30000000[1]，而數(shù)據(jù)則為每個時鐘通過總線往FPGA發(fā)送1個32位數(shù)據(jù)。

圖1 TS201往FPGA發(fā)送數(shù)據(jù)接口圖

而FPGA 內(nèi)部經(jīng)過一個邏輯轉(zhuǎn)換，即可從TS201接收數(shù)據(jù)。此邏輯轉(zhuǎn)換可用VHDL語言編程實(shí)現(xiàn)：

此外，如果CLK頻率過高，可在FPGA內(nèi)部建立寄存器或者FIFO來緩沖數(shù)據(jù)。

2.2 TS201接收數(shù)據(jù)接口設(shè)計

當(dāng)FPGA要往DSP發(fā)送數(shù)據(jù)數(shù)時，可以先發(fā)出一個中斷請求IRQ1，從而使DSP釋放總線控制，然后DSP將使RD和MS0信號輸出為低電平，并使地址為0x30000000，這時FPGA即可向總線輸出數(shù)據(jù)。在TS201與FPGA的總線通信中，F(xiàn)PGA送數(shù)到DSP要占用總線，因此需要DSP釋放總線控制，否則會總線沖突，甚至燒壞系統(tǒng)。

圖2 TS201從FPGA讀數(shù)

3 TS201與FPGA的鏈路口通信

總線傳輸是TS201與FPGA接口中較簡單的實(shí)現(xiàn)方式，但總線傳輸耗用資源較大，在多DSP共享總線時需要考慮較多問題，因此并不利于并行系統(tǒng)設(shè)計。而TS201鏈路口則較好地解決了這一問題，TS201鏈路口采用了LVDS技術(shù)，數(shù)據(jù)以DDR方式傳輸，單向最大速率可達(dá)500 MB/s，數(shù)據(jù)吞吐量4 GB/s[2]。本設(shè)計FPGA時鐘為50 MHz，TS201核時鐘工作在200 MHz，鏈路口時鐘設(shè)定500 MHz。

3.1 LVDS技術(shù)

低電壓差分信號LVDS(Low Voltage Differential Signaling)是一種低擺幅差分信號技術(shù)，其突出優(yōu)點(diǎn)如下[3]：

比單端信號具有較高的頻率 LVDS邏輯狀態(tài)間的電壓變化僅為300 mV，所以狀態(tài)轉(zhuǎn)換迅速，從而可在高頻下穩(wěn)定工作。

更好的噪聲 抑制當(dāng)差分傳輸線緊耦合時，串入的信號作為共模電壓出現(xiàn)在接收器的輸入共模噪聲中，差分接收器只響應(yīng)正負(fù)輸入之差，差分信號的幅度并不受影響，從而抑制了共模噪聲。

更低的功耗 LVDS使用恒流線路驅(qū)動器，電流源把輸出電流限制在3.5 mA左右，降低終端電阻的壓降，從而降低了電路的總功耗。

更小的電磁干擾 傳輸通路上的高頻信號跳變產(chǎn)生輻射電磁場，場強(qiáng)正比于信號能量，LVDS通過減少電壓擺幅和電流能量，把場強(qiáng)減至最低。

3.2 TS201鏈路口與FPGA通信接口設(shè)計

TS201具有4個完全雙向的鏈路口，將收發(fā)端做成2個獨(dú)立通道，TS201可實(shí)現(xiàn)全雙工通信，并且從原理上講，數(shù)據(jù)的傳輸速率可以提高一倍。鏈路口上有24根引腳，其中16根LVDS線，還有4根用于產(chǎn)生握手信號。

本文所采用的FPGA為Altera公司的Cyclone II EP2C35F系列芯片，他支持LVDS技術(shù)，支持LVDS引腳并集成了LVDS轉(zhuǎn)換模塊[4]。由于TS201與FPGA接口設(shè)計中FPGA編程較為復(fù)雜，因此本文著重介紹了FPGA的收發(fā)數(shù)據(jù)控制模塊的設(shè)計。

TS201的鏈路口有1 b和4 b兩種傳輸方式，本文以4 b為例進(jìn)行設(shè)計。圖3為4 b的硬件連接圖，其中LXDATAO3_0~3和LXCLKOUT分別為差分?jǐn)?shù)據(jù)和時鐘線，LXACKI和/LXBCMPO(/表示信號低有效)為握手信號。

圖3 鏈路口配置

3.2.1 TS201鏈路口通信的通用規(guī)則以及特征

鏈路口協(xié)議的定時有幾個通用規(guī)則[2]：

(1) 第一個數(shù)據(jù)(1 b或者4 b)總是在鏈路口時鐘的上升沿傳輸；

(2) 最后一個數(shù)(1 b或者4 b)總是在鏈路口時鐘的下降沿傳輸；

(3) 當(dāng)鏈路口空閑時LXCLKOUTP總是被拉低。

鏈路口接口有如下特征[1]：

(1) 只有當(dāng)數(shù)據(jù)傳輸時才有不連續(xù)的時鐘；

(2) 四字(128 b)是數(shù)據(jù)傳輸?shù)淖钚￠L度；

(3) 具有可選的校驗(yàn)字節(jié)。

3.2.2 鏈路口發(fā)送部分設(shè)計

發(fā)送器要求有3個操作時鐘輸入：鏈路口時鐘(clk 和clk270)和本振系統(tǒng)時鐘clk4。clk4與clk是同步的，前者的頻率為后者的1/4。若校驗(yàn)沒被啟動，四字就背靠背傳輸，中間沒有插入延遲，而使能校驗(yàn)?zāi)K將導(dǎo)致垃圾字節(jié)之后的兩個鏈路口時鐘的延遲。延遲期間鏈路口時鐘和數(shù)據(jù)都是停止的，即時鐘保持為低而數(shù)據(jù)保持不變。本文的設(shè)計沒啟動校驗(yàn)功能。鏈路口發(fā)送部分框圖如圖4所示。

圖4 鏈路口發(fā)送部分結(jié)構(gòu)

(1) 發(fā)送緩沖主要用來調(diào)和FPGA與TS201之間工作頻率的差異。例如當(dāng)FPGA工作在40 MHz時，由于TS201的本振時鐘為50 MHz，這時FIFO可以緩存數(shù)據(jù)，解決數(shù)據(jù)率不一致的問題。緩沖FIFO可用quartus LPM庫生成，用戶需要用到的FIFO容量，存入數(shù)據(jù)的長度，以及指示標(biāo)志都可由用戶設(shè)定，應(yīng)用較簡便。本設(shè)計并未啟動校驗(yàn)功能，所以從FIFO出來的數(shù)據(jù)一方面進(jìn)入控制模塊，另一方面經(jīng)過與門進(jìn)入雙數(shù)據(jù)率數(shù)據(jù)輸出。

(2) 控制模塊主要用于檢測TS201發(fā)送過來的應(yīng)答信號acki。根據(jù)此信號產(chǎn)生雙數(shù)據(jù)率時鐘輸出模塊的輸入信號，并啟動FIFO的讀操作，使其輸出數(shù)據(jù)進(jìn)入雙數(shù)據(jù)率數(shù)據(jù)輸出模塊，并發(fā)出傳輸結(jié)束信號bcmpo_n。

(3) 雙數(shù)據(jù)率時鐘輸出以及雙數(shù)據(jù)率數(shù)據(jù)輸出模塊用的都是quartus的LPM庫提供的altddio模塊，如圖5所示。DDR_OUT為雙數(shù)據(jù)率數(shù)據(jù)輸出模塊，在鏈路口時鐘的上升沿和下降沿分別輸出數(shù)據(jù)的低四位和高四位，而ddr_clk為雙數(shù)據(jù)率時鐘輸出，其中clk_h信號是TS201發(fā)到FPGA應(yīng)答信號的延遲。上述兩個模塊的輸出都送到DSP鏈路口的LVDS信號。

圖5 雙數(shù)據(jù)率時鐘輸出以及雙數(shù)據(jù)率數(shù)據(jù)輸出模塊在FPGA內(nèi)部的實(shí)現(xiàn)方法

3.2.3 鏈路口接收部分設(shè)計

圖6為鏈路口的接收模塊。其中，本振時鐘clk和鏈路口時鐘inclk需要滿足如下關(guān)系：本振時鐘clk與鏈路口時鐘異步，前者的頻率必須至少為后者的2/5而不大于后者的2/3。例如，對于500 MHz鏈路口時鐘，本振時鐘必須位于200～333.3 MHz之間。

(1) 接收數(shù)據(jù)捕獲模塊用于接收鏈路口時鐘和數(shù)據(jù)。鏈路口時鐘inclk直接用于獲取鏈路口數(shù)據(jù)，并在鏈路口時鐘的上升和下降沿把數(shù)據(jù)放入兩個移位寄存器。數(shù)據(jù)被傳輸?shù)浇邮誇IFO緩沖器，若校驗(yàn)功能啟動還可將數(shù)據(jù)傳輸?shù)叫ｒ?yàn)?zāi)K。

(2) 控制模塊主要用于產(chǎn)生控制信號對其他3個模塊進(jìn)行狀態(tài)控制，以保證他們之間數(shù)據(jù)傳輸、運(yùn)算結(jié)果等正確。

(3) 接收緩沖FIFO采用和鏈路口接收接口設(shè)計中相同的FIFO。

圖6 鏈路口接收部分結(jié)構(gòu)

3.3 仿真結(jié)果

由于篇幅關(guān)系，本文只給出鏈路口的發(fā)送接口仿真結(jié)果，如圖7所示，本振時鐘clk為50 MHz，作為緩沖FIFO的讀寫時鐘。緩沖FIFO的寫時能信號twr高有效，F(xiàn)IFO的讀使能信號為TS201鏈路口應(yīng)答信號ACKI，低有效。DDC_out的有效數(shù)據(jù)寫進(jìn)FIFO之后，一旦ACKI拉低，F(xiàn)IFO就輸出數(shù)據(jù)QQ，再經(jīng)過數(shù)據(jù)長度轉(zhuǎn)換得到QQ_DES，最后雙數(shù)據(jù)率時鐘輸出tt_clk以及雙數(shù)據(jù)率數(shù)據(jù)輸出tt_dat。

圖7 鏈路口發(fā)送接口仿真結(jié)果

4 TS201與FPGA總線傳輸和鏈路口傳輸?shù)谋容^

上文實(shí)現(xiàn)了TS201與FPGA數(shù)據(jù)通信的兩種方式：總線方式和鏈路口方式。鏈路口方式更適合于FPGA與DSP之間的實(shí)時通信，原因主要有：

(1) 實(shí)時信號處理運(yùn)算量日益增加，目前普遍采用多DSP并行處理的方式，他們共享總線以互相映射存儲空間，如果再與FPGA通過總線連接，必然會導(dǎo)致FPGA與DSP的總線競爭。

(2) 雖然TS201外部總線具有較寬的數(shù)據(jù)線(最多64 b)，在總線時鐘不是很高的情況下仍然能夠獲得較高的數(shù)據(jù)傳輸速率，但需要較多的I/O管腳，在一定程度上增加了布線的難度[2]。而采用鏈路口通信不但能有效緩解DSP總線上的壓力，而且傳輸速度快、可靠性高，與FPGA之間的連線相對也少得多。

5 結(jié)語

本文使用Altera公司的FPGA實(shí)現(xiàn)了與ADI公司的新一代高性能處理器TigerSHARC TS201的總線傳輸和鏈路口傳輸接口。總線傳輸需要較多的I/O管腳以及可能造成FPGA與DSP之間總線競爭，而鏈路口通信需要相對少的I/O管腳，布線相對簡單，尤其是傳輸速度快，可靠性高。從而鏈路口傳輸更靈活，更適合于FPGA與DSP之間的實(shí)時通信。

參考文獻(xiàn)

[1]ADSP—TS201 TigerSHARC Processor Hardware Reference[Z].Analog Devices Inc.2004.

[2]ADSP—TS201 TigerSHARC Processor Programming Reference[Z].Analog Devices Inc.2004.

[3]劉飛宇.基于FPGA的高速通信接口設(shè)計[J].實(shí)驗(yàn)科學(xué)與技術(shù)，2005，3(3)：113—114，107

[4]San Jose.Cyclone Device Handbook[Z].Altera Corporation，2003.

作者簡介

龔翠玲 女，1981年出生，廣東廣州人，碩士研究生。主要研究方向?yàn)樽赃m應(yīng)信號處理、高速實(shí)時信號處理及系統(tǒng)設(shè)計等。

吳 超 男，1983年出生，河北新樂人，碩士研究生。主要研究方向?yàn)樽赃m應(yīng)信號處理、高速實(shí)時信號處理及系統(tǒng)設(shè)計等。

龔麗芳 女，1978年出生，廣東廣州人，現(xiàn)為廣州市花都區(qū)炭步第一中學(xué)教師。

宋萬杰 男，1960年出生，陜西銅川人，高級工程師。主要從事雷達(dá)系統(tǒng)設(shè)計、雷達(dá)信號處理、數(shù)字集成電路設(shè)計等方向的研究。

吳順君 男，1942年出生，上海人，教授，博士生導(dǎo)師。主要從事雷達(dá)系統(tǒng)分析建模與仿真，信號處理與檢測，高速實(shí)時數(shù)字信號處理等方面的研究。

注：本文中所涉及到的圖表、注解、公式等內(nèi)容請以PDF格式閱讀原文。