用于諧波檢測中的數字低通濾波器的設計

摘 要：有源電力濾波器諧波檢測中數字低通濾波器的設計是關鍵。通過選用現場可編程邏輯器件(FPGA)確定了數字低通濾波器的硬件實現方案，并按照層次化、模塊化、參數化的設計思路，采用VHDL硬件描述語言進行了硬件設計，并進行了仿真驗證，為有源電力濾波器諧波檢測中低通濾波器設計提供了參考。

關鍵詞：有源電力濾波器;諧波檢測;數字低通濾波器;FPGA;VHDL

中圖分類號：TN713 文獻標識碼：B

文章編號：1004373X(2008)0310303

Design of Digital Low—pass Filter in Harmonic Detection

ZENG Jurong，YANG Xiaoxue

(Institute of Information Science Technology，Southwest Jiaotong University，Chengdu，610030，China)

Abstract：The key of active power filter harmonic detection is the design of digital low—pass filter.In this paper，a scheme of hardware implementation of digital low—pass filter is worked out by selecting FPGA，From the clew of implementing a stratified，modularized and parameterized design，the thesis describes the hardware implementation of digital low—pass filter with VHDL，the design is simulated and show that it is correct and provide reference to the design of digital low—pass filter of active power filter harmonic diction.

Keywords：active power filter;harmonic detection;digital low—pass filter;FPGA;VHDL

1 引 言

隨著電力電子技術的飛速發展，大量的非線性負荷投入電網，使得電網產生大量的諧波電流和諧波電壓。通常把周期性非正弦波中幅值比基波小而頻率是基波整數倍的一系列正弦波分量稱為諧波。諧波能夠產生很大的危害，會造成繼電保護非正常頻繁啟動，自動化控制系統失靈，電動機、發電機和電容器損壞，增加了對通信系統的干擾，還使產品的質量降低，數量減少。因此，對電網諧波加以檢測和限制具有重要意義。

有源電力濾波器(APF)是治理電網諧波污染的有效手段之一，在APF的設計中，高精度、實時性的諧波檢測是其高性能補償的前提。隨著數字信號處理技術的發展，在APF中采用最多、實時性最好的諧波檢測方法是基于瞬時無功功率理論的Ip—Iq諧波電流檢測方法，在該檢測方法中低通濾波器(LPF)的設計是關鍵。本文通過選用現場可編程邏輯器件(FPGA)確定了LPF的硬件實現方案，并按照層次化、模塊化、參數化的設計思路，采用VHDL硬件描述語言進行了硬件設計并進行了仿真驗證。

2 低通濾波器的選擇

在APF中，低通濾波器的設計應滿足：截止頻率低，過渡帶快，通帶內增益接近1，阻帶內增益接近0，在滿足精度要求的前提下階數盡量低，以使濾波器的運算速度加快。

濾波器有模擬濾波器和數字濾波器兩種。這里選用數字濾波器，因為他相對于模擬濾波器更容易進行濾波代數運算，而且數字濾波器沒有模擬濾波器隨時間、溫度、電壓漂移的優點，另外數字濾波器還能實現近似的理想響應和線性相位，所以能更好地達到諧波檢測的實時性和準確性的要求。

數字濾波器有無限沖激響應(IIR)系統和有限沖激響應(FIR)系統兩種。IIR系統的優點是實現的階數低，對于實現相同要求的數字濾波器，FIR濾波器的階數要比IIR濾波器的階數高5～10倍，IIR濾波器的設計相對簡單，可以由對應的模擬濾波器轉換而來。FIR系統的優點是采用遞歸結構，可以得到嚴格的線性相位，運算的誤差也較小，FIR的設計比IIR要靈活。結合IIR濾波器和FIR濾波器的優缺點，由于在APF諧波檢測中的低通數字濾波器是用于通過直流，濾掉交流，對相位的要求不高，而且希望運算盡量小，因此選用IIR濾波器。

3 IIR數字低通濾波器的理論設計

一般而言，APF要求能夠濾掉的最低次諧波為2～3次，截止頻率可以相應取在50～100 Hz。本文通過理論分析和仿真比較，采用二階巴特沃茲低通數字濾波器，其截止頻率為70 Hz，通帶內的衰減≤1 dB，阻帶內的衰減≤－30 dB，利用Matlab軟件，得到濾波器的傳遞函數如下：

4 IIR數字低通濾波器的硬件設計

將式(1)所示的傳遞函數表示為差分方程：

由式(2)可以看出，IIR數字濾波器需要通過大量的乘法運算和加法運算來得到結果。由于大多數FPGA芯片都具有查找表(LUT)結構，因此可以充分利用芯片具有的結構，設計出一個優化的硬件實現方案。這里采用串行結構方式，并將輸入信號和反饋信號取為不同的數據寬度，將IIR低通濾波器劃分為前饋路徑和反饋路徑兩個部分，共包含6個功能模塊。

4.1 控制模塊

控制模塊產生其他各模塊的控制信號，實現對移位寄存器、并串轉換、查找表、移位累加和加法器各模塊的控制，使各模塊按照一定的時序依次執行各自的功能，從而完成濾波。

4.2 移位寄存器模塊

在前饋路徑和反饋路徑中各有一個移位寄存器模塊，兩個模塊在結構和功能上是完全相同的，只是由于他們處理的信號的數據寬度不同，所以占用的硬件資源有差異。移位寄存器模塊將接收到的信號經過移位寄存操作而產生同步延遲，這里給出前饋路徑的移位寄存器模塊VHDL程序段及其仿真波形如圖1所示。

LIBRARY ieee;

USE ieee.std_logic_1164.all;

ENTITY shiftall1 IS

GENERIC(width:integer:=15);

PORT(clk，shift_in，clr: in std_logic;

data_in: in std_logic_vector(width downto 0);

out2，out1，out0: out std_logic_vector(width downto 0));

END ENTITY shiftall1;

ARCHITECTURE behave OF shiftall1 IS

SIGNALtempa，tempb，tempc:

std_logic_vector(width downto 0);

BEGIN

PROCESS(clk，clr，shift_en)

BEGIN

IF(clr='0') THEN

tempa <= (OTHERS=>'0');

tempb <= (OTHERS=>'0');

tempc <= (OTHERS=>'0');

ELSIF(clk'EVENT AND clk='1') THEN

IF(shift_en='1') THEN

tempc <= tempb;

tempb <= tempa;

tempa <= data_in;

END IF;

END IF;

out0 <= tempa;

out1 <= tempb;

out2 <= tempc;

END PROCESS;

END ARCHITECTURE behave;

圖1 移位寄存器模塊仿真波形

由圖1可見，使能信號SHIFT_EN高電平有效，在時鐘信號CLK上升沿作用下，分別將輸入數據160，161，162作延時處理，對于輸入數據159，163，由于使能信號無效，不進行處理，輸出仍保持上次結果。仿真結果表明，該模塊完全正確。

4.3 并/串轉換模塊

兩個并/串轉換模塊實現的功能是將移位寄存器模塊送來的并行數據轉換為串行數據輸出，這里給出前饋路徑并串轉換模塊的仿真波形如圖2所示。使能信號LOAD高電平有效，在時鐘信號CLK上升沿作用下，分別將輸入12位并行數據001101000111，011001001001，001000101000作并串轉換處理，輸出方向為低位到高位。

圖2 并/串轉換模塊仿真波形

4.4 查找表模塊

前饋路徑中的查找表存儲了IIR數字低通濾波器傳遞函數的分子多項式系數的全部組合，反饋路徑中的查找表則存儲的是傳遞函數的分母多項式系數的全部組合。并/串轉換模塊的串行輸出作為查找的地址輸入，獲取存儲在表中的相應的系數組合的值。由式(1)可知傳遞函數的分子、分母多項式的系數，并根據對量化誤差的分析計算確定在硬件實現時將系數轉化成數據寬度為16位的定點補碼的二進制數字形式表示，令xj(n－2)，xj(n－1)，xj(n)為x(n－2)，x(n－1)，x(n)的第j位，yr(n－1)，yr(n－2)為y(n－1)，y(n－2)的第r位，則可構造兩個查找表，查找表的地址和他對應的十進制、二進制表示的數據值見表1。

里給出前饋路徑查找表的VHDL程序段及其仿真波形如圖3所示。

LIBRARYieee;

USEieee.std_logic_1164.all;

LIBRARYlpm;

USElpm.lpm_components.all;

ENTITYluta IS

GENERIC(awidth: integer:=3;

lutawidth: integer:=16);

PORT(clk: in std_logic;

Address: in std_logic_vector(awidth downto 1);

rom_out: out std_logic_vector(lutawidth downto 1));

END luta;

ARCHITECTURE rlt OF luta IS

COMPONENT lpm_rom

GENERIC(LPM_WIDTH: integer;

LPM_WIDTHAD: integer;

LPM_OUTDATA: string;

LPM_FILE: string;

LPM_ADDRESS_CONTROL: string);

PORT(address: in std_logic_vector(awidth downto 1);

inclock: in std_logic;

q: out std_logic_vector(lutawidth downto 1));

END COMPONENT;

BEGIN

a: lpm_rom

GENERIC MAP(LPM_WIDTH=>lutawidth，

LPM_WIDTHAD=>awidth，

LPM_OUTDATA=>\"unregistered\"，

LPM_FILE=>\"luta1.mif\"，

LPM_ADDRESS_CONTROL=>\"registered\")

PORT MAP(address=>address，

inclock=>clk，q=>rom_out);

END rlt;

表1 傳遞函數的分子分母多項式的系數

由仿真波形可見該模塊在時鐘信號CLK上升沿作用下，在不同的地址查詢結果均正確無誤，輸出結果用十進制表示。

圖3 查找表模塊仿真波形

4.5 移位累加模塊

移位累加模塊接收來自前饋路徑查找表和反饋路徑查找表的數據，將查表的數據進行移位、相加或相減處理。假設信號為N位，那么就要進行N-1次移位操作、N-1次加法運算和1次減法運算。該模塊由一個加減控制器和一個算術移位寄存器組成，在每個時鐘到來時，查找表的輸出送到加減法控制器，其運算結果輸出經過算術移位寄存器作為下一個時鐘周期加減法控制器的輸入。當SUB_EN等于1時，使移位寄存器輸出的數據加上從DATA_B端輸入的數，否則將減去DATA_B端輸入的數，其仿真波形如圖4所示。

4.6 加法器模塊

加法器模塊將兩個移位累加模塊的輸出數據作為輸入，對輸入的兩個數據進行加法運算，加法運算的結果就是最終的濾波結果，其仿真波形如圖5所示。

圖4 移位累加模塊仿真波形

圖5 加法器模塊仿真波形

4.7 頂層設計

前面已經設計了構造濾波器的所有子功能模塊，對所有模塊都進行了編譯和仿真，驗證了這些模塊都能夠正確地實現各自的功能，在此基礎上就可以進行頂層文件的設計了。頂層文件采用了原理圖輸入方式，原理圖輸入方式非常的直觀，便于信號的觀察和電路的調節，這里設計的頂層文件名為lowpass.gdf，設計生成的IIR數字低通濾波器的邏輯符號如圖6所示。

圖6 low—pass的邏輯符號

在Max+plusⅡ開發平臺上進行的仿真結果證明了所有的功能模塊都能達到預期的功能要求。通過仿真分析得出串行結構濾波器的處理速度可達到4.5 Msps，從而表明采用FPGA實現的IIR低通濾波器具有很高的處理速度。

5 結 語

本文利用層次化、模塊化、參數化的思想設計了IIR數字低通濾波器，從而便于針對不同的實際要求進行修改，采用現場可編程邏輯器件進行濾波器的硬件設計，能夠達到諧波檢測實時性和準確性的要求，為電力有源濾波器諧波檢測中低通濾波器設計提供了參考。

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作者簡介 曾菊容 女，1978年出生，碩士研究生。研究方向為集成電路的設計。

注：本文中所涉及到的圖表、注解、公式等內容請以PDF格式閱讀原文。